数电概念与英语单词

TOC\o"1-4"\h\z\u数制与编码〔Numbersystemsandcodes〕 2数制以及数制转换 2二进制运算 2编码 2数字电路〔Digitalcircuits〕 2逻辑信号与门电路 2逻辑电路 2相关参数的讨论 3cmos的其他输入输出结构 3逻辑系列 3组合逻辑电路〔Combinationallogiccircuit〕 3逻辑代数 3组合逻辑的定义以及描述方式 3卡诺图化简 4组合逻辑器件 4组合逻辑分析 4组合逻辑设计 4组合逻辑要求总结 5时序逻辑电路〔Sequentiallogiccircuit〕 5双稳态器件和锁存器 5触发器 5基于触发器和门电路的时钟同步状态机的分析 6基于触发器和门电路的同步状态机设计 6数据检测器的设计 6设计方法一 6设计方法二 7注意 7关于计数器的讨论〔counter〕 7计数器的一些根本概念 7基于74163的设计和分析 8要清楚如下内容： 8利用74163实现其他的二进制计数器 8利用74163实现其他计数方式的计数器 8利用74163实现序列信号发生器〔sequencegenerators〕 8关于移位存放器的讨论〔shift-registers〕 9移位存放器的一些根本概念 9基于7494的设计和分析 9利用194实现串行数据检测 9反应移位存放器计数器 9信号发生器的设计 9设计方法一：计数器+组合逻辑 10设计方法二：移位存放器+反应函数 10设计方法三：反应移位存放器计数器+组合逻辑 10存储器 10ROM 10RAM 10数制与编码〔Numbersystemsandcodes〕本局部包括的内容包括如下：数制以及数制转换〔numbersystemandgeneralpositional-number-systemconversions〕a.、什么是按位计数制〔positional-number-system〕；b、什么是二进制〔binary〕、八进制〔octal〕、十六进制〔hexadecimal〕和十进制〔decimal〕，以及他们的表示方法；c、以上四种按位计数制之间的相互转换〔conversions〕；二进制运算，包括无符号的二进制运算和有符号的二进制运算〔additionandsubtractionofunsignedbinarynumbersandnegativenumbers〕a、无符号二进制运算的根本原那么：逢二进一〔addition〕和借一当二〔subtraction〕；b、无符号二进制运算：乘法〔Multiplication〕和除法〔Division〕c、原、补、反码〔signed-magnitude,2’-complement,1’-complement〕——负数表式〔therepresentationofnegativenumbers〕的方法——如何构建原补反d、补码的加法法那么〔additionrules〕和减法法那么(subtractionrules)——带符号的二进制加减；e、溢出〔overflow〕判定；编码〔coding〕a、格雷码〔graycode〕b、8421码〔8421BCDcode〕c、余三码〔excess-3code〕——余三码是BCD码d、2421——BCDe、error-detectingcodes〔even-paritycode&odd-paritycode〕f、其他编码形式；数字电路〔Digitalcircuits〕本局部内容包括如下：逻辑信号与门电路〔logicsignalsandgates〕——各种门的符号以及逻辑原理逻辑电路〔logiccircuit〕cmos和三极管〔transistors〕的理想开关模型；cmos非门电路〔cmosinvertercircuit〕；其他cmos门电路的构建——三个原那么：nmos和pmos互补〔complement〕，nmos串联那么pmos并联，nmos并联那么pmos串联——nmos串联构成与操作，nmos并联构成或操作——输出带非〔inversion〕号〔如果实现不带非号输出的逻辑，那么需先设计带非号的逻辑输出，然后再级联一个根本反相器basiccmosinvertercircuit〕；相关参数的讨论——多数参数都要分别讨论上下电平下的情况a、正逻辑〔positivelogic〕和负逻辑〔negativelogice〕b、逻辑电平〔logiclevels〕的定义；c、噪声容限〔noisemargins〕；d、阻性负载〔resistiveloads〕下的讨论：扇入〔fan-in〕、扇出〔fan-out〕以及灌电流〔sinkingcurrent〕和提供电流〔sourcingcurrent〕的根本概念；e、非理想输入〔nonidealinputs〕下的讨论：负载效应〔effectsofloading〕和未用输入端〔unusedinputs〕的处理；f、容性负载〔capacitiveloads〕下的讨论：转换时间〔transitiontime〕和传播延迟〔propagationdely〕；g、功率〔power〕cmos的其他输入输出结构〔othercmosinputandoutputstructuers〕——工作原理以及符号；a、输入结构：施密特触发输入〔schmitt-triggerinput〕；b、输出结构：传输门〔transmissiongates〕、三态输出〔three-stateoutputs：H(1).L(0).Hi-Z〕、漏极开路输出〔open-drainoutputs：ODgates〕逻辑系列〔logicfamily〕组合逻辑电路〔Combinationallogiccircuit〕逻辑代数(logicalgebra,booleanalgebra,dualityalgebra)a、逻辑代数的根本公理〔axioms〕和定理〔theorems〕b、利用逻辑代数化简——主要利用吸收定理〔coveringtheorem)和一致率〔consensustheorem〕；c、对偶性原理〔principleofduality〕〔正逻辑与负逻辑之间时对偶关系〕以及广义德摩根定理〔generalizedDeMorgan’stheorem〕的应用——主要用来求非函数；d、香农定理〔shannon’sexpansiontheorems〕；e、与或〔AND-OR〕逻辑变成与非与非逻辑〔NAND-NAND〕以及或与〔NOR-AND〕逻辑变成或非或非逻辑〔NOR-NOR〕的代数方法；组合逻辑的定义以及描述方式——给定逻辑，可以用下面的方式表达出来真值表〔truthtable〕卡诺图〔Karnaugh-map〕逻辑表达式〔logicexpression,logicfunction〕定时图〔timingdiagrams〕逻辑图〔logicdiagrams〕逻辑描述〔logicdescription〕卡诺图化简〔minimizationoflogicfunctionusingk-maps〕a、逻辑函数的标准型〔standardrepresentations〕与真值表(truthtables)和卡诺图(k-maps)之间的关系：最小项〔minterm〕、最大项〔maxterm〕、最小项列表〔mintermlist〕、最大项列表〔maxtermlist〕、和之积〔productofsumsexpression,or-and〕、积之和〔sumofproductsexpression,and-or〕、标准项〔normalterm〕的概念以及它们和真值表，卡诺图之间的关系；b、构架卡诺图c、利用卡诺图实现最小和〔minimizingsumsofproducts〕：圈1圈；d、利用卡诺图实现最小积〔minimizingproductsofsums〕：圈0圈；e、一些根本概念在卡诺图化简中的应用以及主蕴含项定理〔prime-implicanttheorem〕：隐含关系〔imply〕，蕴含项〔implicant〕，主蕴含项〔prime-implicant〕，质主蕴含项〔essentialprimeimplicants〕，次质主蕴含项〔secondaryessentialprimeimplicant〕，奇异1单元〔distinguished1-cell〕;f、带无关输入〔don’tcare〕组合的逻辑函数的卡诺图化简；组合逻辑器件——功能描述，引脚定义，真值表〔功能表〕a、与〔and〕、或(or)、非(not)根本门以及与非(nand)或非(nor)等复合逻辑门；b、异或门(xor)以及异或非门(xnor)——实现等值比拟或者奇偶性判定的电路；c、三态门(three-stategates)电路以及分时总线〔bus〕的实现d、二进制译码器〔binarydecoders〕：’139和‘138e、二进制编码(binaryencoders)以及优先编码(priorityencoders)原理：‘148f、多路复用器(multiplexer)：‘151g、数值比拟器(magnitudecomparators)：‘85h、加法器(fulladders)以及先行进位(carry-lookaheadadders)概念：‘283组合逻辑分析(combinational-circuitanalysis)a、基于门电路的组合逻辑分析：电路图(logicdiagram)——真值表——逻辑表达式(logicexpression)——定时图(timingdiagram)——逻辑描述(logicdescription)等b、静态冒险(statichazard)分析与消除：静态1冒险(static1hazard)和0冒险(0hazard)，卡诺图判断冒险以及消除冒险c、基于组合逻辑功能器件的分析：依据各个器件的逻辑输出去判定电路的逻辑功能；组合逻辑设计(combinational-circuitdesign)a、圈到圈设计〔bubble-to-bubblelogicdesign〕b、基于门电路的设计——最小本钱设计(minimumcostdesign)：逻辑抽象(logicabstraction)——真值表——卡诺图化简——表达式输出——电路图；c、基于门电路的设计——最小风险设(minimumhazarddesign)计：逻辑抽象——真值表——卡诺图化简〔化简同时考虑到定时冒险的因素〕——逻辑表达式——电路图；d、利用译码器实现组合逻辑：标准译码器芯片〔输出低电平有效〕的每个输出都对应着一个最小项的非或者最大项。e、利用多路复用器实现组合逻辑：铭记多路复用器的输出公式；f、编码器，比拟器以及加法器不一定能实现一般组合逻辑电路，但是可以实现一些特定电路。“特定”二字取决于该逻辑能不能与所选择的逻辑器件的输出函数建立联系？组合逻辑要求总结分析要求：给定电路〔包括门或者MSI器件〕可写逻辑表达式；给定逻辑表达式或者电路图可以分析冒险；给定逻辑电路和一定的延迟参数可以讨论或者分析输出延迟；给定电路可以描述逻辑功能〔包括三态门以及异或门等〕；设计要求1：给出逻辑描述可以实现真值表〔或者卡诺图〕的构建；可以根据卡诺图实现最小本钱的电路设计以及最小风险(hazard-free)的设计；设计要求2：掌握常见MSI器件的逻辑定义以及根本功能〔binarydecoder；binaryencoder；multiplexer；comparator；fulladder〕；掌握MSI的扩展〔级联〕方法；设计要求3：掌握各种MSI器件的输出函数，并可以根据它实现逻辑。注意掌握有关降维〔dimensionalityreduction〕的问题；时序逻辑电路〔Sequentiallogiccircuit〕双稳态器件和锁存器(Bistableelementsandlatch)双稳态〔bistable〕和亚稳态〔metastable〕的概念;锁存器〔latch〕——无时钟，但是可以状态更新的时序逻辑器件触发器〔Flip-Flop〕a、触发器作为逻辑器件的几个特点：双稳态器件、时钟〔clock〕以及时钟触发沿〔clocktick〕、每个时钟周期中状态〔states：theouputs(Q)ofF-F〕只随触发沿〔ringedgeorfallingedge=positiveedgeornegativeedge〕的来临更新一次；b、主从型触发器〔Mater/slaveFlip-Flops〕——电平取样，在整个时钟高电平〔时钟高电平有效〕或者整个低电平〔时钟低电平有效〕进行状态取样，取样的结果延迟到下降沿〔时钟高电平有效〕来临或者上升沿〔时钟低电平有效〕，实现状态更新〔statechange〕——只能用于一些特殊用途如开关消抖〔switchdebouncing〕等，较少应用于逻辑设计；c、边沿型触发器〔edge-triggeredFlip-Flop〕——边沿取样以及状态更新。取样发生于触发器来临前的一瞬间，其状态更新结果就取决于该时刻的输入，并在触发器来临的瞬间将状态更新。利用边沿触发器来实现逻辑其状态更新方式简单，较之于主从型在逻辑应用中更为实际。故现有触发器以及时序MSI器件，大都采用边沿型。d、熟练掌握触发器的逻辑符号〔logicsymbol〕、特征方程〔characteristicequation〕、功能〔状态转移〕表〔functionortransitiontable〕、鼓励表〔excitationtable〕、状态图表〔statediagramortable〕、建立保持时间〔setup/holdtime〕以及定时图〔timingdiagram〕、扫描触发器〔scanflip-flop〕等概念；e、掌握带同步使能〔clockenable〕或者异步预置〔asynchronousinput〕的触发器的应用。f、触发器的功能转换，即用一个触发器实现另外一种触发器的功能：可以理解为一个一位〔abit〕状态机〔statemachine〕或者是一个双稳态器件〔bistableelement〕的设计；g、详情可参考《触发器的知识整理》基于触发器和门电路的时钟同步状态机的分析〔clockedsynchronousstate-machineanalysis〕其步骤如下：Mealy机还是moore机的判定：二者区别于输出，如果输出与输入无关那么为moore机，反之，那么为mealy机；写出鼓励方程——各个触发器的输入方程；将上述鼓励方程代入到各个触发器的特征方程，写出状态转移方程〔statetransitionequation〕，又叫次态方程或者状态方程，该方程是即刻输入和现态的函数，输出的是次态。每个触发器的输出对应一位〔abit〕状态机的状态输出；写出输出方程〔outputequation〕；依据以上的状态转移方程和输出方程，可以依需要完成如下的状态机描述方式：转移/输出表〔transition/outputtable〕、状态/输出表〔state/outputtable〕、状态图〔statediagram〕、定时图〔timingdiagram〕——强调的是以上的描述，mealy机和moore机的表现方式有所不同，注意区分；能够理解以及应用转移表达式〔transitionexpression〕来构建状态图；以及掌握状态图的互斥性〔mutualexclusion〕和完备性〔allinclusion〕的概念；基于触发器和门电路的同步状态机设计〔clockedsynchronousstate-machinedesiagn〕其设计步骤如下：确立状态——需要思考的一个环节——注意用mealy机和用moore所确立出的状态以及后续的相关设计过程都会有所区别；状态/输出表的构建；状态化简〔stateminimization〕——方法参见课件状态编码〔stateassignment〕——把设计的状态名用二进制进行编码转移/输出表〔transition/outputtable〕鼓励/输出表〔excitation/outputtable〕——根据转移输出表和所选择触发器的鼓励表共同确定；鼓励方程〔excitationequation〕——求出了各个触发器的输入方程；输出方程——求出了状态机的输出电路图〔circuitorlogicdiagram〕以及根据需要进行的相关状态风险〔risk〕的讨论；数据检测器的设计〔designofserialdatadetectors〕设计方法一基于触发器和门电路的设计。其步骤与上述同步状态机相同。关键在于状态确实立，有如下的方法，以检测序列10010为例：可以以近五个脉冲的输入作为一个状态，这样就确定了32个状态，再将之化简——该方法一般适用于检测序列长度小于等于3的情况；以序列为检测位数逐位确立状态，以10010为例，可以这样确立状态：S0〔检测到一个“0”，即没有进入检测〕、S1〔检测到一个“1”，即进入检测〕、S2〔检测到“10”〕、S3〔检测到“100”〕、S4〔检测到“1001”〕、S5〔检测到“10010”〕共6个状态，再构建图表进行状态化简；〔注意，当输入为0时，如果是连续监测，S5次态应该回到S3；如果是不连续监测，那么应该回到S0；〕注意，利用mealy机或者moore机实现，其构建状态图表有所区别，一般利用mealy设计的状态比moore的要少；检测有连续与非连续检测两种形式，其状态设计过程有所不同；例外对于处理多个串行序列同时检测的问题，其思想仍旧为上面所论，只是讨论状态转移是，涉及到的因素更多，需谨慎；详情请参见课件；设计方法二利用移位存放器芯片，例如‘194的串/并转换特性来实现串行序列检测器。第一步，选择或者构建与序列长度相同位数的移位存放器；第二步，将序列输入信号接到移位存放器的串行输入处；第三步，通过组合逻辑，将移位存放器并行输出进行译码，将带检测序列，比方上例中的‘10010’信号解读出来；注意数据检测其可以做如下区分。其设计状态会有所不同。Mealyormoore数据检测可以分为可重叠〔overlop〕，不可重叠，或者连续〔continuous〕检测，不连续检测两种；其设计状态图有所不同。注意区分；可分为单组数据检测与多组数组检测两种；关于计数器的讨论〔counter〕计数器的一些根本概念状态循环圈〔statecycle〕、模m〔modulo-m〕、计数方式、m分频〔divide-by-m〕、多余状态〔extrastate〕、行波计数器〔ripplecounters——asynchronouscounters〕和同步计数器〔synchronouscounters〕等基于74163的设计和分析要清楚如下内容：引脚定义74163为二进制计数器〔binarycounter〕同步清零〔CLR-L〕与同步预置〔LD-L〕ENP与ENT以及和RCO的关系时序图利用74163实现其他的二进制计数器如果该二进制计数器状态循环圈为标准芯片中的M状态直接跳变到‘0’状态，那么可在M状态时令CLR-L有效。这个清零动作会在这个状态结束也就是下个触发沿来临时完成；如果该二进制计数器为标准芯片计数器中M状态直接跳变到N状态，那么可以在M状态时令LD-L有效，并将DCBA设置成N的状态值。这个预置动作会在M状态结束即下个触发沿来临时完成；如果该二进制计数器为标准芯片计数器中的‘15’状态跳变到M状态，那么可利用RCO输出。应为RCO为高电平有效，所以需加非门介入到LD端，并将DCBA预置到M的状态值。这个预置动作会在状态‘15’结束后的触发沿来临时完成；还可以利用RCO实现多个74163的级联；标准的做法是无论构建卡诺图以求上述几个引脚的输入。一个简单的做法是，将要讨论的状态转换成〔比方a和b中的状态M〕转换成二进制数，择其为‘1’的位数所对应的状态变量，构建一个与非门接到CLR或者LD端。详情请参见课件利用74163实现其他计数方式的计数器将74163变成与待求计数器模数相同的二进制计数器；将该二进制计数器作为组合逻辑的输入，待求二进制作为组合逻辑的输出，构建一个组合逻辑的翻译电路；详情请参见课件——利用163实现环形计数器〔ringcounter〕、扭环计数器〔Johnsoncounter〕以及其他利用74163实现序列信号发生器〔sequencegenerat