配套第11章-时序逻辑电路的分析与设计

第11章时序逻辑电路的分析与设计XZQW组合电路存储电路外部输入信号外部输出信号驱动信号状态信号时序电路的框图：描述时序电路的三组方程：输出方程:Z(tn)=F[X(tn),Q(tn)]驱动方程:W(tn)=G[X(tn),Q(tn)]状态方程:Q(tn+1)=H[W(tn),Q(tn)]时序电路分类：根据存储单元的状态改变是否在统一的时钟脉冲控制下同时发生来分：同步时序电路；异步时序电路。根据输出信号的特点来分：米里(Mealy)型：输出信号不仅仅取决于存储电路的状态，而且还取决于外部输入信号。摩尔(Moore)型：输出信号仅仅取决于存储电路的状态，而和该时刻的外部输入信号无关。11.1MSI构成的时序逻辑电路11.1.1存放器和移位存放器1.存放器存放器用途:暂时存放二进制数码.①4位D触发器存放器(74175)1DC1QQR1DC1QQR1DC1QQR1DC1QQR11CPRDd1d2d3d4Q1Q1Q2Q2Q3Q3Q4Q4输入输出RDCPdQn+1Qn+10××011↑1101↑00110×QnQnQ1Q1Q2Q2Q3Q3Q4Q4d1d2d3d41DRC1RDCP②具有三态输出的四位缓冲数据存放器(74173)74173功能表RDCPG1G2MNQ1Q2Q3Q41×××00000000000d1d2d3d401×00Q1Q2Q3Q40×100Q1Q2Q3Q41××1×Z1D

▽d1Q1d2Q2d3Q3d4Q4MNG1G2CP&&RENC1RD

：为缓冲器符号；：三态符号。

③8位可选址存放器(74259)输入RDEN10DQi选址锁存11QiQi保持00DLDMUX01LL清零选址锁存输出未选址锁存输出功能nnn功能表地址输入A2A1A0

00000011010201131004101511061117地址锁存地址选择表9,0D10,0DQ09,1D10,1DQ19,2D10,2DQ29,3D10,3DQ39,4D10,4DQ49,5D10,5DQ59,6D10,6DQ69,7D10,7DQ7Z10Z9G8210}M07A0A1A2ENDRD逻辑符号2.移位存放器功能:存放代码;移位.分类:按移位方向分类:①单向移位存放器;②双向移位存放器.2)按输入输出的方式分类:①串入---串出;②串入---并出;③并入---串出;④并入---并出.移位存放器组成:移位存放器中的存储电路可用时钟控制的无空翻的D、RS或JK触发器组成。(1)单向移位存放器a)串入---串/并出单向移存器1DC1QF01DC1QF11DC1QF21DC1QF3Vi串行输入CP移位脉冲Q0Q1Q2Q3串行输出V0PLAY各触发器初态为0,Vi依次输入1→0→1→1时的波形图CPViQ0Q1Q2Q3101101011001010001000001在连续四个CP脉冲后,在Q0、Q1、Q2和Q3端得到并行输出信号；假设再连续输入CP脉冲,可在串行输出端得到串行输出信号.b)串/并入---串出单向移存器RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收V0串行输出串行输入移位脉冲F0F1F2F3工作原理：1)串行输入RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收V0串行输出串行输入移位脉冲0111112)并行输入:RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCP接收V0串行输出串行输入移位脉冲0011110000①清零②接收(以D0D1D2D3=1010为例)11100111001100(2)双向移位存放器多功能双向移位存放器741943,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41→/2←10}M03SASBCPSRG474194RDSASBCP功能0清零100保持101右移110左移111并行置数×××↑↑↑↑注意：清零为异步；置数为同步。74194逻辑电路结构示意：1DQC1FiD0D1D2D3A1A0SASB1DQC1Fi+11DQC1Fi-1Qi-1QiQi+1Qi+1QiQi-1DiCPRRRRD用两片74194接成八位双向移位存放器3,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41→/2←10}M03SASBCPSRG474194(1)3,4DD4Q5Q6Q7Q4R1,4D3,4D3,4D3,4D2,4DD5D6D7DSRDSLC41→/2←10}M03SRG474194(2)3.移位存放器的应用举例(1)可编程分频器3,4DQ1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DDSRDSLC41→/2←10}M03SASBCPSRG474194(1)3,4DQ5Q6Q7Q4R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SRG474194(2)&BIN/OCT765432101241A0A1A274138EN1Z’Z1(2)串行加法器n位移存器(1)n位移存器(2)n+1位移存器(3)FAQ1DC1RXnYnDSRDSRCi-1CiSixiyiZn+1nn置数清零移位脉冲串行输出并行输出(3)串行累加器n位移存器(1)n位移存器(2)FAQ1DC1RXnCi-1CiSixiyin清零移位脉冲串行输出并行输出Zn11.1.2计数器计数器功能:统计输入脉冲的个数.计数器除了直接用于计数外,还可以用于定时器、分频器、程序控制器、信号发生器等多种数字设备中.计数器分类：A：同步计数器；异步计数器。B：二进制计数器；非二进制计数器。1.同步二进制计数器1)电路组成和逻辑功能分析以由T触发器构成的四位同步二进制加法计数器为例进行讨论.CP:计数脉冲;Q3Q2Q1Q0:计数器的输出状态;C:计数器的进位标志.1J1KC1F0QQ0T0=11J1KC1F1QQ1T11J1KC1F2QQ2T21J1KC1F0QQ3T3&&&CPCG3G2G1Q3为高位;Q0为低位.计数器的驱动方程和输出方程T0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0C=Q3Q2Q1Q0nnnnnnnnnnQ3Q2Q1Q0Q3Q2Q1Q0C000000010000100100001000110001101000010001010010101100011001110011110000100010010100110100101010110101111000110011010110111100111011110

111100001

QnQn+1状态表CP根据T触发器的特性方程:Qn+1=TQn+TQn

=T⊕Qn状态方程:Qn+1=QnQn+1=Qn⊕

QnQn+1=Qn⊕(QnQn)Qn+1=Qn⊕(QnQnQn)000001111222332)同步二进制加法计数器的特点由n

个触发器构成的同步二进制加法计数器的模为2n,

没有多余状态,状态利用率最高;(2)用T触发器构成的同步二进制加法计数器,其电路结构有两条规那么:①T0=1;②Ti=Qi-1Qi-2…Q0(i≠0).(3)同步计数器工作速度快,这种计数器的最高工作频率可达

fmax=1tPF+tPG3)MSI同步二进制加法计数器MSI同步二进制加法计数器典型器件有74161、74163等,它们都是四位同步加法计数器.CPRDLDENPENT功能0异步清零10同步置数1101保持(包括CO的状态)110保持(CO=0)1111同步计数×××××××××↑↑74161功能表1615141312111091234567874161VCCCOQ0Q1Q2Q3ENTLDRDCPD0D1D2D3ENPGNDD0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO[1][2][4][8]74161PLAY74161内部电路分析：以计数器中间某一位为例：≥1&&&1…LDQi-1…Q0&&&FiDi&QQiQn-1…Q0…ENPENTCOCP1J1KC1RD001011DiDi10110001110111利用多片74161实现计数器的位数扩展:D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16ENTENPCP3CT=15CO[1][2][4][8]74161D4Q5Q6Q7Q4R1,5DD5D6D7C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161D8Q9Q10Q11Q8R1,5DD9D10D11C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161ENTENPENTENP1111111111实现模212计数器方案之一问题:能否将后两个芯片的ENP和ENT的接法置换?D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16ENTENPCP3CT=15CO[1][2][4][8]74161D4Q5Q6Q7Q4R1,5DD5D6D7C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161D8Q9Q10Q11Q8R1,5DD9D10D11C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161ENPENTENPENT1111111111

111110000D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16ENTENPCP3CT=15CO[1][2][4][8]74161D4Q5Q6Q7Q4R1,5DD5D6D7C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161D8Q9Q10Q11Q8R1,5DD9D10D11C5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161ENTENPENTENP111111111实现模212计数器方案之二问题:方案一和方案二相比,哪一种计数速度快.2.异步二进制计数器1)电路组成和功能分析由下降边沿触发的T’触发器构成的四位二进制加法计数器:1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCP电路图波形图12345678910111213141516010101010101010100011001100110011000001111000011110

00000000111111110CPQ0Q1Q2Q3如将电路改为：1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCP即将前一级的Q端和后一级的CP端相连，则输出波形为：1234567891011121314151601010101010101010011001100110011000111100001111000001111111100000000CPQ0Q1Q2Q3为二进制减法计数器2)异步二进制计数器的特点异步二进制计数器可由T’触发器构成,触发器之间串接,

低位触发器的输出,作为高位触发器的时钟.当采用下降边沿触发器时,如将Qi和CPi+1相连,则构成加法计数器;如将Qi和CPi+1相连,则构成减法计数器;当采用上升边沿触发器时,如将Qi和CPi+1相连,则构成减法计数器;如将Qi和CPi+1相连,则构成加法计数器;●用D触发器构成二进制计数器的例子:1DC1QQF0Q0CP1DC1QQF1Q11DC1QQF2Q21DC1QQF3Q3异步二进制减法计数器问：为何种类型计数器(2)异步二进制计数器,由于触发器的状态翻转是由低位向高位逐级进行的，因此,计数速度较低.(3)若CP脉冲的频率为f,则Q0、Q1、Q2、Q3输出脉冲的频率分别为f、f、f、f。常称这种计数器为分频器。1412181163.二进制可逆计数器可逆计数器具有两种形式:①有加减控制的可逆计数器:这种电路有一个CP脉冲

输入端,有一个加减控制端,电路作何种计数,由加减控制端的控制信号来决定;②双时钟可逆计数器:这种电路有两个CP脉冲输入端,电路作不同计数时,分别从不同的CP端输入.PLAY有加/减控制的同步二进制可逆计数器电路的设计思路：以T触发器设计例1J1KC1FiQQiQQiMUXCPU/DQi-1Qi-2…Q010Qi-1Qi-2…Q0Ti(1)i=0T0=1;(2)i≠0Ti如下图：有加/减控制的同步4位二进制可逆计数器电路1J1KC1F0QQ011J1KC1F1QQ11J1KC1F2QQ21J1KC1F0QQ3CPQQQ0Q1QQ3&&&&&&&&&Q0Q0Q1Q1Q2Q21U/DQ2Q当U/D=0时,各触发器的驱动方程为:T0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0

符合减法计数器的驱动方程;当U/D=1时,各触发器的驱动方程为:T0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0

符合加法计数器的驱动方程;双时钟二进制可逆计数器设计思想示意：

以T’触发器设计为例(1)i=0CP0=CPU+CPD1J1KC1FiQQiQQiCPiQi-1Qi-2…Q0Qi-1Qi-2…Q01≥&&CPUCPD当作加计数时，CPD=0;当作减计数时，CPU=0.(2)i≠0CPi如图示:4.同步十进制8421BCD码计数器1)电路组成和逻辑功能分析1J1KC1F0QQ011J1KC1F1QQ11J1KC1F2Q1J1KC1F0QCPQQQQ3Q2Q&&&C≥1&&Q3Q0Q1Q0Q3Q0Q3Q0Q2Q1Q0驱动方程和输出方程：T0=1T1=Q3Q0nnT2=Q1Q0nnT3=Q2Q1Q0+Q3Q0nnnnnC=Q3Q0nn电路状态方程Q2=Q2⊕（Q1Q0）nnn+1nQ0=Q0n+1nQ3=Q3⊕（Q2Q1Q0+Q3Q0）nnnnnnn+1Q1=Q1⊕（Q3Q0）nnnn+1Q3Q2Q1Q0Q3Q2Q1Q0

C000000010000100100001000110001101000010001010010101100011001110011110000100010010100100001101010110101101101110011010110101001111011110111100101n+1n+1n+1n+1nnnn状态表无效状态同步十进制加法计数器状态图有效状态圈无效状态无效状态0000000100100011010001010110011110001001111011111100110110111010100000000000110Q3Q2Q1Q0/C/12〕同步十进制计数器的设计方法：目的：根据十进制计数器的状态表〔即设计要求〕，求电路结构图〔即驱动方程和输出方程〕。以T触发器构成8421BCD码加法计数器为例讨论(1)列出8421BCD码加法计数器的状态表;(2)根据8421BCD码加法计数器的状态表,列出各触发器所需要的驱动信号;(3)根据状态表,求输出方程和驱动方程并化简;(4)画电路图设计步骤:Q3Q2Q1Q0Q3Q2Q1Q0

C0000000100001001000010001100011010000100010100101011000110011100111100001000100101001000011010×××××1011×××××1100×××××1101×××××1110×××××1111×××××n+1n+1n+1n+1nnnn状态表T3T2T1T00001001100010111000100110001111100011001××××××××××××××××××××××××驱动信号由表可得驱动方程和输出方程:例T3的驱动方程为Q1Q0Q3Q2000111100001111011××××××T3=Q3Q0+Q2Q1Q03)计数器的自启动特性时序电路由于某种原因进入无效状态,假设在假设干个时钟脉冲作用下,能自行返回到某个有效状态,进入有效循环圈,那么称该电路具有自启动特性.否那么就不具有自启动特性.在上述设计中，从最简化的角度进行电路设计，得到的结果正好能自启动。否那么要修改设计。4)MSI同步十进制计数器D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10RDLDENTENPCP3CT=9CO[1][2][4][8]7416074160为中规模集成同步十进制加法计数器,其逻辑符号、功能表、引脚图均和同步二进制计数器74161类同.PLAY5.异步十进制计数器1)电路组成和逻辑功能分析由下降边沿触发的T’触发器构成的异步十进制加法计数器:1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3CP电路图&12345678910CPQQQ1Q2Q3波形图0000000100100011010001010110011110001001111011111100110110111010Q3Q2Q1Q0状态图2)MSI异步十进制计数器MSI异步十进制计数器的型号有74290、74176、74196等，这些计数器的共同特点是：每个电路内部有两组彼此独立的计数器，一组为模2计数器，另一组为模5计数器，通过外电路连接，可构成十进制计数器。74290(二—五—十进制计数器)Q0Q1Q2Q3DIV2DIV5&&R0(1)R0(2)S9(1)S9(2)CTRCP0CP1模5计数器状态图:000001010011100Q3Q2Q1下降边沿翻转①R0(1)=R0(2)=1,异步清零有效,输出清零;②S9(1)=S9(2)=1,异步置9有效,输出置9:Q3Q2Q1Q0=1001;③将Q0和CP1相连,计数脉冲从CP0输入,Q3Q2Q1Q0输出,构成8421BCD码计数器;④将Q3和CP0相连,计数脉冲从CP1输入,Q0Q3Q2Q1输出,构成5421BCD码计数器;Q0Q1Q2Q3DIV2DIV5&&R0(1)R0(2)S9(1)S9(2)CTRCPCP100000000100100011010001010110011110001001Q3Q2Q1Q0Q0Q1Q2Q3DIV2DIV5&&R0(1)R0(2)S9(1)S9(2)CTRCP00000000100100011010010001001101010111100Q0Q3Q2Q1*异步模5计数器电路工作原理:11J1KC1QQF1Q11J1KC1QQ1F2Q21J1KC1QQ1F3Q3CP电路图&(2)当Q2Q1≠11时,J3=0,Q3将保持0状态不变,J1=1不变.当Q3=0时,Q3=1.F1和F2构成异步二进制加法计数器.

在CP脉冲的作用下,Q2Q1按00,01,10,11,00..变化.110001000(3)当Q2Q1=11时,J3=1,在下一个CP作用下,Q3将由0状态变为1状态,同时J1变为0.这时,Q3Q2Q1=100,J1=J3=0.(4)在上述条件下,在下一个CP脉冲作用下,电路回到Q3Q2Q1=000状态.完成一个循环周期.综上所述，电路状态图为：000001010011100Q3Q2Q1自启动特性讨论：当Q3Q2Q1=101时，J3J1=00，那么下一个状态为010；(2)当Q3Q2Q1=110时，J3J1=00，那么下一个状态为010；

(3)当Q3Q2Q1=111时，J3J1=10，那么下一个状态为000；

11J1KC1QQF1Q11J1KC1QQ1F2Q21J1KC1QQ1F3Q3CP电路图&电路能自启动101011111由74290构成模100(两位十进制)计数器:Q0Q1Q2Q3DIV2DIV5&&R0(1)R0(2)S9(1)S9(2)CTRCP0CP1Q0Q1Q2Q3DIV2DIV5&&R0(1)R0(2)S9(1)S9(2)CTRCP0CP16.任意进制计数器利用已有的中规模集成计数器,经外电路的不同连接,以得到所需任意进制计数器,是数字电路中的一项关键技术.1)反响复位法控制异步清零端RD来获得任意进制计数器。CPQ0Q1Q2波形图000001010011100101110Q2Q1Q0状态图D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=9CO[1][2][4][8]74160&原理图11RDLD1例：试用74160构成模6加法计数器。PLAY例：试用四位二进制计数器74161构成模10计数器。D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161&原理图11RDLD100000001001000110100010101100111100010011010Q3Q2Q1Q0状态图复位法的缺点：①存在一个极短的过渡状态；②清零的可靠性较差。提高清零可靠性的改进电路：当CP上升沿到达，使输出为0110时，门G1输出为0，G2输出为1，G3输出为0。G3输出的0信号使清零有效，该信号在CP=1期间不变。D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=9CO[1][2][4][8]74160&11RDLD1&&G1G2G32)反响置位法(置数法)利用计数器的预置数控制端来获得任意进制计数器.例:试用74161实现模10计数器.0000000100100011010001010110011110001001Q3Q2Q1Q0状态图D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161&原理图11RDLD10110011110001001101010111100110111101111Q3Q2Q1Q0状态图D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]741611原理图11RDLD10110模10计数器的另一种方案例:用74161构成5421BCD码计数器.0000000100100011010010001001101010111100Q3Q2Q1Q0状态图方案一：在同一电路中既采用置数，又采用清零方法。方案二：只采用置数法，在不同的位置置不同的数。D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161111RDLD10001例:试用74161构成一个可控模10计数器,要求:X=1,电路为5421BCD码计数器;X=0,电路为8421BCD码计数器.D0Q1Q2Q3Q0R1,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10ENTENPCP3CT=15CO[1][2][4][8]74161&11RDLD0001X&X用置数法构成5421BCD码计数器用复位法构成8421BCD码计数器例：试用74161构成模100同步计数器。分析：模100计数器需用两片74161构成(8位二进制计数器的模值为256),模100计数器可从0计到99.而99的二进制数为01100011.Q1Q2Q3Q0R1,5DC5/2,3,4+M1M2G3G4CTRDIV16ENTENPCP3CT=15CO[1][2][4][8]74161Q5Q6Q7Q4R1,5DC5/2,3,4+M1M2G3G4CTRDIV163CT=15CO[1][2][4][8]74161ENTENP11111&模100同步计数器11.1.3移位存放器型计数器移位存放器型计数器,是指在移位存放器的根底上加反响电路而构成的具有特殊编码的同步计数器.移位寄存器型计数器的状态转移符合移位寄存器的规律,即除去第一级外,其余各级满足:Qi=Qi-1

n+1n移位存放器型计数器框图1DC1QF0CP1DC1QF11DC1QFn-1反馈逻辑电路1.环形计数器1)电路组成1DC1QF0CP1DC1QF11DC1QF31DC1QF2(以四位环形计数器为例)特点:将串行输出端和串行输入端相连.2)环形计数器状态图1110

01111101

1011110001101001001110000100000100100101101000001111有效循环无效循环3)实现自启动的方法①可利用触发器的置位和复位端，将电路初始状态预置成有效循环中的某一状态；②重新设计反响电路，使电路具有自启动特性。设计方法如下：(1)列表确定反响函数f;Q0Q1Q2Q3Q0Q1Q2Q3

f

100001000

010000100

001000010

000110001000010001

0011

00010

0101

00100

0110

00110

0111

00110100101000101001010101101010110001100110101100111001110111101110n+1n+1n+1n+1nnnn(2)作反响函数f的卡诺图,求f的最简表达式;0001111000011110Q0Q1Q2Q311f=Q0Q1Q2(3)画逻辑图1DC1QF0CP1DC1QF11DC1QF31DC1QF2&QQQQf4)用MSI构成的能自启动环形计数器3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCPSRG4741941000≥111如输出均为0,那么通过DSR移入1,进入有效循环;否那么经过移位,总会将1移到Q3处,电路进入置数状态,置入1000,进入有效循环状态5)环形计数器的特点①环形计数器附带有译码器功能;②环形计数器的输出波形为顺序脉冲;CPQ0Q1Q2Q3常称环形计数器为顺序脉冲发生器.③环形计数器的缺点是状态利用效率低,n个触发器构成的环形计数器仅有n个有效状态,有2n-n个无效状态.2.扭环形计数器1)电路组成和逻辑功能分析1DC1QF0CP1DC1QF11DC1QF31DC1QF2D0=Q300101001010010100101101101101101无效循环00001000110011100001001101111111有效循环可在无效循环圈内选适宜的状态,通过修改反响函数,到达自启动的目的.0001111000011110Q0Q1Q2Q31001100110011001

原状态图D0=Q30001111000011110Q0Q1Q2Q31001100111011101修改后的状态图D0=Q3+Q0Q2(可有多种方案)2)实现自启动的方法00101001010010100101101101101101000010001100111000010011011111113)用中规模集成移位计数器构成扭环形计数器3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCPSRG4741940000110&&110010100101001010010110110110110100001000110011100001001101111111Q0Q1Q2Q3DSR=Q3+Q1Q2Q34)扭环形计数器的特点①扭环形计数器输出码为循环码，能有效防止冒险现象;②扭环形计数器的输出波形为：CPQ0Q1Q2Q3③扭环形计数器状态的利用效率比环形计数器高,n个触发器构成的环形计数器有2n个有效状态,有2n-2n个无效状态.11.1.4序列信号发生器序列信号发生器在数字设备中具有重要作用.序列信号发生器有两种类型:1)计数型,由计数器辅以组合电路组成;2)移存型,由移位存放器辅以组合电路组成.例:试设计一个能产生序列信号为0101101的计数型序列信号发生器.解:1)根据序列信号的长度M(本例为7),设计模M计数器;(本例计数器选用74161,并用置数法实现模7计数器)2)将计数器的输出Q2Q1Q0作为输入,序列信号作为输出,列出真值表;3)根据真值表,求出组合逻辑关系表达式;4)画逻辑图.Q2Q1Q0

Z0000001101000111100110101101Q2Q1Q000011110011110×001Z=Q2Q0+Q2Q0=Q2⊕Q0Q1Q2Q3Q0R1,5DC5/2,3,4+M1M2G3G4CTRDIV16RDLDENTENPCP3CT=15CO[1][2][4][8]74161&1=1Z例:试设计一个能产生序列信号为00011101的移位型序列信号发生器.解:移位型序列信号发生器的一般框图为

组合电路移位寄存器…输出F工作原理:将移位存放器和外围组合电路构成一个移存型计数器，使该计数器的模和要产生的序列信号的长度相等，并使移位存放器的串行输入信号F〔即组合电路的输出信号〕和所要产生的序列信号相一致。组合电路移位寄存器…输出F设计方法：序列长度为8，考虑用3位移位存放器。选用74194。仅使用74194的Q0、Q1和Q2。①状态划分00011101

00011101S1S2S3S4S5S6S7S8S1Si=Q0Q1Q2S1=000S2=100S3=110S4=111S5=011S6=101S7=010S8=001S1=000右移串行输入输出②求右移串行输入信号DSR外围组合电路用四选一MUX实现，取Q1Q2为地址，那么：Q0Q1Q2nnn000111100100001111D0=1D3=Q0D1=0D2=Q03,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41→/2←10}M03SASBCPSRG4741941101010123}G03MUX10输出Y③画电路图①状态划分试设计一个能产生序列信号为10110的移位型序列信号发生器.例：解：由于序列长度为5，先对序列按3位划分。1011010s1s2s3s4s5101011110010

101Q1Q2Q3在S1时，要求DSL=1在S4时，要求DSL=0对序列按4位划分：1011010110s1s2s3s4s510110110110101011010Q0Q1Q2Q3②求左移串行输入信号DSL0001111000011110Q0Q1Q2Q301110×××××××××××F=Q0n+Q3n=Q0nQ3n=DSL3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSLC41→/2←10}M03SASBCPSRG474194011输出&11.2时序逻辑电路的分析方法分析目的:所谓分析，就是由给定电路，来找出电路的功能。对时序逻辑电路而言，本质上是求电路在不同的外部输入和当前状态条件下的输出情况和状态转换规律.

同步时序逻辑电路和异步时序逻辑电路有不同的分析方法。5.2.1同步时序逻辑电路的分析方法由于在同步时序电路中，各触发器的动作变化是在CP脉冲作用下同时发生的，因此，在同步电路的分析中,只要知道了在当前状态下各触发器的输入〔即驱动信号〕,就能根据触发器的特性方程,求得电路的下一个状态,最终找到电路的状态转换规律。(3)根据状态方程和输出方程,列出状态表;(4)根据状态表画出状态图或时序图;(5)由状态表或状态图(或时序图)说明电路的逻辑功能.分析步骤:列出时序电路的输出方程和驱动方程(即该时序电路中组合电路局部的逻辑函数表达式);(2)将上一步所得的驱动方程代入触发器的特性方程,导出电路的状态方程;例:分析以下时序电路.=1=1&≥1QQ1J1KC1CPABZ(1)写出输出方程和驱动方程.Z=A⊕B⊕QnJ=AB,K=A+B(2)写出状态方程.Qn+1=JQn+KQn=ABQn+(A+B)Qn=ABQn+AQn+BQn(3)列出状态表.ABQnQn+1Z000000010101001011100001101101101011111(4)列状态图.0111/000/100/001/110/101/010/011/1QAB/Z=1=1&≥1QQ1J1KC1CPABZABQnQn+1Z000000010101001011100001101101101011111(5)说明逻辑功能.

串行输入串行输出的时序全加器.A和B为两个二进制加数,Qn为低位来的进位,Z表示相加的结果,Q