EDA技术与应用智慧树知到期末考试答案2024年

EDA技术与应用智慧树知到期末考试答案2024年EDA技术与应用下面关于函数与任务的描述，错误的是（）

A:任务定义中input、output和inout都可以作为参数类型B:函数定义中可以没有输入参数，只有输出C:在任务中可以调用函数D:函数定义中不能包含任何的时间控制语句答案:函数定义中可以没有输入参数，只有输出3、下面的代码综合后，存在几个触发器？（A）modulereg_test(clk,in1,out1);inputclk;inputin1;outputout1;regreg1,reg2,reg3,out1;always@(in1)beginreg1=in1;reg2=reg1;reg3=reg2;out1=reg3;endendmodule

A:0B:3C:4D:1答案:0关于端口说法正确的是（）

A:输出端口只能是register型B:输入端口只能是net型C:输出端口能驱动register和netD:输入端口驱动只能由register驱动答案:输入端口只能是net型verilog中四值不包括（）

A:ZB:XC:YD:0答案:Y以下always语句中会发生死锁的语句是（）。

A:always#30areg=~areg;B:alwaysareg=~areg;C:always#10areg=~areg;D:always@(posedgeareg)begintick=~tick;counter=counter+1;end答案:alwaysareg=~areg;关于过程块以及过程赋值描述中，下列正确的是（）。

A:在过程赋值语句中表达式左边的信号一定是寄存器类型；B:过程块中的语句一定是可综合的；C:在过程块中，使用过程赋值语句给wire赋值不会产生错误；D:过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。答案:在过程赋值语句中表达式左边的信号一定是寄存器类型；关于模块实例化组成不包括（）

A:实例名B:端口数量C:模块名D:端口列表答案:端口数量下列表示左移两位的正确的是（）

A:A＜＜2B:A＞＞2’b00C:A＜2D:A＜＜2’b00答案:A＜＜2在VerilogHDL语言中的位拼接运算符是（）

A:{}B:()C:＜＞D:’‘答案:{}下列符号中属于VerilogHDL语言中可以扩展至多行的注释符是（）

A://…//B:/…/C:/*…*/D:#...#答案:/*…*/在进行关系运算时，如果声明的关系是假，则返回值是（）

A:1B:不返回C:不定值D:0答案:0alwaysbegin#10clock=0;#20clock=~clock;end产生的波形（）。

A:占空比为2/3B:clock=1C:周期为20D:clock=0答案:占空比为2/3在下列VerilogHDL运算符中，属于三目运算符的是（）

A:&&B:===C:!=D:?:答案:?:FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。（）

A:对B:错答案:对可以使用defpara或者parameter语句将某一变量定义为参数。（）

A:对B:错答案:错为避免TestBench不可综合，应尽量使用可综合语句描述TestBench。（）

A:错B:对答案:错同一个verilog文件中，多次使用$monitor系统任务，只最后一个效。（）

A:错B:对答案:对完整的条件赋值语句将产生组合电路。（）

A:对B:错答案:对阻塞赋值的符号是＜=，非阻塞赋值的符号是=。（）

A:错B:对答案:错假设a=4’b1001，则{3{a}}=12’b100110_011001。（）

A:错误B:正确答案:正确常用的PLD都是从与或阵列和门阵列两类基本结构发展而来的。（）

A:正确B:错误答案:正确verilog中，always过程块采用beginend串行语义描述，无法表达并行逻辑。（）

A:对B:错答案:错在Testbench中对时间尺度做了如下定义`timescale1ns/1ps，则#1表示将当前仿真时刻向前推进1ps。（）

A:对B:错答案:错下列选项说法错误的是()。

A:在过程赋值语句中表达式左边的信号一定是寄存器类型的B:if-else语句中是有优先级的。C:几个无优先级的if语句在组合逻辑电路中，采用阻塞赋值和非阻塞赋值效果一样D:过程块中的语句一定是可综合的答案:AI参考:正确答案是C：几个无优先级的if语句在组合逻辑电路中，采用阻塞赋值和非阻塞赋值效果一样。\n在过程赋值语句中表达式左边的信号不一定是寄存器类型的，也可能是一个地址线或者输入线等其他类型的信号，选项A错误；if-else语句是有优先级的，比如&&和||操作符是有优先级的，选项B正确；在组合逻辑电路中，几个无优先级的if语句采用阻塞赋值和非阻塞赋值效果不一样，阻塞赋值是当条件成立时，后面的语句立即执行，不成立时不执行后面的语句，非阻塞赋值是当条件成立时不立即执行后面的语句，需要等到下一个时钟周期才能执行后面的语句，选项C错误；过程块中的语句不一定是可综合的，例如包含用户自定义的函数等语句是不可综合的，选项D正确。因此，本题答案为C。'下列语句正确的是（）

A:wire[7:0]a;wire[7:0]b;a＜=b;B:reg[7:0]a,reg[7:0]b;a=b;C:wire[7:0]a;reg[7:0]b;a＜=b;D:reg[7:0]a;reg[7:0]b;a＜=b;答案:AI参考:选项C:wire[7:0]a;reg[7:0]b;a＜=b;是正确的。\n\n解释：在Verilog中，wire是一种特殊的类型，用于描述物理连线，而不是用于存储数据。因此，wire类型的变量不能赋值给另一个wire类型的变量。选项A和D都是错误的，因为wire类型的变量不能直接赋值给reg类型的变量。选项B中，reg类型的变量a和b之间不能直接使用等号（=）进行赋值操作。只有选项C是正确的，因为它正确地描述了两个不同类型（wire和reg）的变量之间的关系，使用了等价符号"＜="进行赋值操作。需要注意的是，这里必须是"＜="的关系运算符，因为它代表了一种非阻塞性的赋值操作（write-back），这在Verilog中是一种常用的编程风格。'Verilog中的长注释符是（）

A://…//B:/*…*/C:\...\D:/…/答案:AI参考:正确选项是【B:/*…*/】。\n\n在Verilog中，长注释符可以使用两种方式，一种是使用/*…*/进行多行注释，另一种是使用//进行单行注释。其中，/*…*/是最常用的长注释符方式。因此，选项B是正确答案。选项A和D中的斜杠前缀在Verilog中通常不被接受，选项C中的路径分隔符也不是Verilog中注释符号的常见格式。'以下运算符中哪个可以进行按位与运算（）

A:||B:&C:|D:&&答案:AI参考:正确答案是B：&。在进行按位与运算时，需要使用二进制运算符"&"，它将参与运算的两个数进行逐位比较，只有当两个相应位都为1时，结果位才为1，否则为0。其他选项中，A选项是逻辑或运算符，C选项是按位或运算符，D选项是逻辑与运算符，它们都不适合进行按位与运算。'有关参数型表示语句正确的是（）

A:parameterr＜8;B:parameterr==8;C:parameterr＜=8;D:parameterr=8;答案:AI参考:有关参数型表示语句正确的是：\n\n正确选项是D:parameterr=8;\n\n因为在C++编程语言中，parameter是用来声明参数的，需要使用关键字“=”来赋值，选项D中的写法是正确的。而选项A、B、C中，小于、等于、小于等于都不是参数赋值的有效方式，不符合C++语法规则。'下列说法错误的是（）

A:模块是分层的，高层模块通过调用、连接低层模块的实例来实现复杂的功能B:模块之间是串行运行的。C:模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。D:每个模块都实现特定的功能。答案:AI参考:选项B是错误的，模块之间不是串行运行的。在模块化编程中，模块之间是并行运行的，而不是串行运行的。每个模块都有自己的执行路径，同时执行，而不是按照顺序一个接一个地执行。因此，选项B“模块之间是串行运行的。”是不正确的。其他选项A、C和D都是正确的描述了模块化的概念。A选项描述了模块化的分层结构，C选项描述了模块在语言形式上的结构和结束方式，D选项描述了每个模块都实现特定的功能。因此，正确答案是B。'对语句“assignout=#5in;”仿真时，若t时刻，in=1,out=0;