第5章：集成组合逻辑电路与应用

数字逻辑电路使用教材数字电子技术基础清华大学出版社出版伍时和、吴友宇等编写主讲：伍时和3/20/20242数字逻辑电路第5章中规模组合逻辑集成电路与应用

5.1编码器 5.2译码器 5.3数据选择器 5.4数据分配器 5.5数值比较器 5.6加法器3/20/20243数字逻辑电路小规模集成电路（SmallScaleIntegrationCircuit，SSI，各种逻辑门电路的集成芯片，集成元件数在一百个以下）中规模集成电路（MediumScaleIntegration，MSI，各种组合逻辑功能器件，集成元件数在几百个左右）、大规模集成电路（LargeScaleIntegration，LSI，各种时序逻辑功能器件，集成元件数达到上千个）超大规模集成电路（VeryLargeScaleIntegration，VLSI，可编程逻辑器件、存储器件、中央处理器件等等，集成元件数在10万个以上，随着纳米技术的应用，集成元件数可以多达几亿个）。集成电路由SSI发展到LSI和VLSI，使单个芯片的功能大大提高，因此，采用中、大规模集成电路进行逻辑设计具有体积小、功耗低、可靠性高，以及易于设计、调试和维护等优点。主要内容：编码器、译码器、数据选样器、数值比较器、奇偶校验器、发生器、加法器。

主要内容

3/20/20244数字逻辑电路5.1编码器编码：用文字、符号或数码表示特定对象的过程称为编码。在数字电路中用二进制代码表示有关的信号称为二进制编码。实现编码操作功能的电路就是编码器。编码的方式：按照被编码信号的不同特点和要求，有二进制编码器、二-十进制编码器、优先编码器之分。5.1.1二进制编码器用n位二进制代码对N=2n个一般信号进行编码的电路，叫做二进制编码器。例如n=3，可以对8个一般信号进行编码。这种编码器有一个特点：任何时刻只允许输入一个有效信号，不允许同时出现两个或两个以上的有效信号，因而其输入是一组有约束（互相排斥）的变量。现以3位二进制编码器为例，分析编码器的工作原理。3/20/20245数字逻辑电路图5.1.13位二进制8-3线编码器框图现以3位二进制编码器的编码表如表所示，是3位二进制编码器的框图，它的输入是I0~I78个高电平信号(实际应用中也可以是8个低电平信号)，输出是3位二进制代码F2、F1、F0

。这种编码器也叫做8线-3线编码器。3/20/20246数字逻辑电路

(5.1.1)

图5.1.23位二进制8－3线编码器任何时刻I0~I7中仅有一个取值为1，将上式化简，得：简化为与非形式表达式与实现电路3/20/20247数字逻辑电路用与非门实现表达式与实现电路编码器的通用输入电路通常采用低电平有效的监控输入电路。如图所示。低电平有效的监控输入电路常用集成电路型号：74××348（××可以是HC、LS、H、F、HC、M等型号。3/20/20248数字逻辑电路5.1.2二-十进制(BCD)编码器将十进制数0、1、2、3、4、5、6、7、8、9这10个信号编成二进制代码的电路叫做二-十进制编码器。它的输入是代表0~9这10个数的状态信号，有效信号为1(即某信号为1时，则表示要对它进行编码)，输出是相应的BCD码，因此也称10线-4线编码器。它和二进制编码器特点一样，任何时刻只允许输入一个有效信号。3/20/20249数字逻辑电路表达式为3/20/202410数字逻辑电路5.1.3优先编码器优先编码器常用于优先中断系统和键盘编码。8-3线优先编码器3/20/202411数字逻辑电路两边取反运算得标志位及输出时能端的表达式优先编码器的表达式与实现电路输出信号表达式利用吸收定理化简3/20/202412数字逻辑电路实现电路8线-3线(如74××148，74××348，4532等)编码器的内部逻辑电路图。Eo和GS端的功能主要用于集成块进行扩展使用。3/20/202413数字逻辑电路9-4线优先编码器3/20/202414数字逻辑电路利用迪摩根定理变换，可以得到逻辑表达式3/20/202415数字逻辑电路5.2译码器译码：将二进制代码转换成对应的高低，电平，以代表文字、符号或数码表示特定对象的过程称为译码。译码是前述编码的相反过程。译码器：实现译码操作的逻辑电路就是译码器。译码器的种类：按照被编码信号的不同特点和要求，有二进制译码器、二-十进制译码器、显示译码器之分。译码器的输出形式：可以是对应编码的1位高、低电平信号，也可以仍然是一个二进制码，结合显示器、译码器的输出二进制码将被利用来直接或间接地驱动显示器，显示被编码相应的文字、符号。3/20/202416数字逻辑电路5.2.1二进制译码器二进制译码器有n个输入端(即n位二进制码)，2n个输出端。MSI（小规模）译码器有：2线-4线译码器74××139,4555。3线-8线译码器（74××137,74××138）。4-16译码器（74××154,74××159）。

1.2线-4线线译码器代表型号光能的区别：74××139型号芯片为输出信号低电平有效。4555芯片为输出信号高电平有效。每一个输出函数对应输入变量的一组取值，

当使能端有效(Ei=0)时，它正好是输入变量最小项的非。

3/20/202417数字逻辑电路5.2.1二进制译码器2.3线-8线译码器74××137具有输入数据锁存功能，74××138不具备锁存功能。逻辑功能：E1、E2A、E2B为使能端。用于输入位数的扩展。A2、A1、A0为地址（数码）输入端，A2为高位，A0为低位。Y0～Y7为译码状态信号输出端，输出逻辑符号图中的小圆圈是指输出信号低电平有效。逻辑功能表3/20/202418数字逻辑电路5.2.1二进制译码器逻辑功能表3/20/202419数字逻辑电路5.2.1二进制译码器逻辑表达式与实现电路3/20/202420数字逻辑电路5.2.1二进制译码器3.4线-16线译码器有74××154,74××159等型号芯片，两个使能输入端为低电平输入时，实现将4位二进制码译成输出端编号为0～15这16个相对应的低电平输出；当两个使能端输入不全为低电平时，16个输出端输出全为高电平。二进制译码器的典型应用有以下几种：(1)实现存储系统的地址译码。(2)实现逻辑函数。(3)带使能输入端的译码器可用作数据分配器或脉冲分配器。【例5.2.1】试用3线-8线译码器实现函数：3/20/202421数字逻辑电路5.2.1二进制译码器解：因为当译码器的使能端有效时，每个输出

只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以少量的门电路，便可以实现逻辑函数。本题F1、F2均为三变量函数，首先令函数的输入变量ABC=A2A1A0，然后将F1、F2变换为译码器输出的形式。例题的电路图3/20/202422数字逻辑电路5.2.2二-十进制译码器二-十进制译码器也称BCD译码器，它的功能是将输入的1位BCD码(4位二元符号)译成10个高、低电平输出信号，也叫4线-10线译码器。3/20/202423数字逻辑电路5.2.2二-十进制译码器逻辑符号图输出端的小圆圈表示输出低电平有效。输入数码A3为高位，A0为低位。3/20/202424数字逻辑电路5.2.3显示译码器显示译码器：是用来驱动显示器件，以显示数字或字符的中规模逻辑器件（部件）。显示译码器的组成由与发光数码管相配的BCD码十进制译码器。发光二极管(LED)数码管、液晶数码管、荧光数码管等是由7个或8个（带小数点显示）发光字段构成字形的，与之相配的译码器有BCD七段、八段显示译码器。发光数码管及其现实的对应内容3/20/202425数字逻辑电路5.2.3显示译码器图中，电阻是上拉电阻，也称限流电阻，当译码器内部带有上拉电阻时，则可省去。数字显示译码器的种类很多，现已有将计数器、锁存器、译码驱动电路集于一体的集成器件，还有连同数码显示器也集成在一起的电路可供选用。3/20/202426数字逻辑电路5.2.3显示译码器

BCD七段译码器的输入是1位BCD码(以A3A2A1A0表示，A3表示最高位，A0表示最低位；或以DCBA表示，D表示高位，A表示低位)，输出是数码管各段的驱动信号(以Fa～Fg表示)，也称4线-7线译码器。3/20/202427数字逻辑电路5.2.3显示译码器74××48或CD4511集成模块封装

采用双列直插式16脚标准封装。其中8脚是电源公共端，16脚是电源输入端，3脚LT端称为试灯输入端，5脚RBI端，称为动态消零输入端，4脚BI/RBO，称为灭灯输入端，使用时要注意这几个功能端的控制作用。

BI/RBO（灭灯输入端）作为输入时，该端作为灭灯用，当其输入低电平时灯灭，输入高电平时指示。BI/RBO作为输出时，作为动态消零使用，且受控于LT和RBI两端的输入状态。(1).当LT＝1和RBI＝0，输入代码DCBA=0000时,RBO=0。动态灭零(2).当LT＝1和RBI＝1，输入代码DCBA=0000时,RBO=1。动态显示(3).不管RBI，DCBA何种输入，当LT＝0，时，RBO=1。试灯3/20/202428数字逻辑电路5.2.3显示译码器LT为试灯输入端：当LT＝0时，不管其他各个输入端输入如何，输出显示为8，故此，该端是检查74××48,CD4511集成块和七段显示器好坏的一个有用的输入端。正常显示时该端应输入高电平。RBI为动态消零信号输入端：当LT＝1，RBI＝0，且输入DCBA=0000时,a～g各段均为低电平，此时显示的零字型0熄灭。利用LT＝1且RBI＝0的消零功能，可以实现某1位显示的消隐，此时BI/RBO则作为输出端，且输出为BI/RBO=0。注意应用要点：小数点之前的数字显示，最高位RBI端的输入0信号，并将高位的RBO端的输出，作为低位的RBI端的输入信号，实现灭零功能；小数点之后的数字显示，最低位RBI端输入0信号，并将低位的RBO端的输出，作为高位的RBI端的输入信号，实现灭零功能。需要保持显示0的，RBI端的输入1信号。电路连接如图：3/20/202429数字逻辑电路5.2.3显示译码器3/20/202430数字逻辑电路5.3数据选择器数据选择器又称多路选择器(Multiplexer,简称MUX)，其框图如图5.3.1(a)所示。它有n位地址输入、2n位数据输入、1位输出。每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关，如图5.3.1(b)所示。

3/20/202431数字逻辑电路5.3数据选择器数据选择器种类：2选1，如74xx157（输入、输出信号同极性）,74xx158（输入输出信号反极性，以下简称反相）,74xx257（同相，三态输出）,74xx258（反相，三态输出）,74xx298（寄存器同相输出），COMS：4019等型号；4选1，TTL：74xx153（同相）,74xx253（同相，三态输出）,74xx352（反相）,74xx353（反相，三态输出）等型号，COMS：4539等型号；8选1，TTL：74xx151（双输出）,74xx152（反相）,74xx251（双输出，三态输出）,74xx351（反相。三态输出）等型号，COMS：4512等型号；16选1，TTL：74xx150等型号（同相）。根据输出状态与输入状态的电平关系，有同相输出，即输入数据为高电平1，输出也为高电平1，这种情况称为高电平输出有效；反相输出，即输入数据为高电平1，输出也为低电平0，这种情况称为低电平输出有效；同时具备同相输出端和反相输出端的，称为双输出。根据输出状态分类的：3/20/202432数字逻辑电路5.3数据选择器根据输出状态种类，有三态输出（高电平、低电平、高阻输出），两种状态输出（高，低电平输出）等。寄存器输出功能（74××298，输出数据在输入数据消失后，能够保存一个时钟脉冲时间）。3/20/202433数字逻辑电路5.3数据选择器8选1数据选择器74××251集成芯片的逻辑符如图，E是使能输入端，A2，A1，A0是地址输入端，Y是同相输出端，W是反相输出端，D7～D0是被选择数据输入端。3/20/202434数字逻辑电路5.3数据选择器5.3.1数据选择器的应用有以下几个方面：

(1)用作多路输入数据选择，以实现多路信号分时传送。(2)实现组合逻辑函数。(3)在数据传输时实现并行输入-串行输出的转换。(4)作为序列信号产生器使用。其中mi是由地址变量An-1、…、A1、A0组成的地址最小项

数据选择器的输出：具有n个输入变量的逻辑函数都可以用最小项之和来表示：只要将逻辑函数的输入变量A、B、C、

…加至数据选择器地址输入端，并适当选择Di的值，使F=Y，就可以用MUX实现函数F。

3/20/202435数字逻辑电路5.3数据选择器

1.j≤n的情况如果用j表示函数的输入变量个数，n为选用多路选择器MUX的地址输入端端数。当j=n时，只要将函数的输入变量A、B、C、…依次接到MUX的地址输入端（依次从高位至低位），根据逻辑函数F最小项表达式中所描述的最小项序号，确定MUX中与最小项序号编号相同的Di端输入为1，否则输入信号为0；当j＜n时，将MUX的高位地址输入端不用(一般接0)，其余同上。【例5.3.1】用8选1MUX实现逻辑函数解：首先将逻辑函数F转化为最小项表达式表示。使用“卡诺图”相邻项的性质，将F填入“卡诺图”，如图5.3.4所示。根据逻辑函数F“卡诺图”可得：

3/20/202436数字逻辑电路5.3数据选择器令A2=A,A1=B，A0=C，且令D1=D2=D3=D4=D5=D7=1，D0=D6=0则有：Y=(ABC)m(01111101)Ｔ=Σm(1,2,3,4,5,7)

。3/20/202437数字逻辑电路5.3数据选择器2.j＞n的情况当逻辑函数的变量数j大于MUX的地址输入端端数n时，不能采用上面所述的简单方法。如果从j个输入变量中选择n个直接作为MUX的地址输入，那么，多余的(j-n)个变量就要反映到MUX的数据输入Di端，即Di是多余输入变量的函数，简称余函数。因此设计的关键是如何求出函数Di。确定余函数Di可以采用代数法或降维卡诺图法。【例5.3.2】试用4选1MUX实现三变量函数解：(1)首先选择地址输入，令A1A0=AB，则多余输入变量为C，余函数Di=f(c)。(2)确定余函数Di。3/20/202438数字逻辑电路5.3数据选择器用代数法将F的表达式变换为与Y相应的形式将F与Y对照可得作出逻辑电路图3/20/202439数字逻辑电路5.3数据选择器得求解步骤归纳如下：(1)画出逻辑函数F的“卡诺图”。(2)选择地址输入。(3)在逻辑函数F的“卡诺图”上确定余函数Di的范围。(4)求余函数Di。(5)画出逻辑图。注意：使用这种方法，只能降低一维，即三变量降为二变量。

用卡诺图法将F的表达式变换为与Y相应的形式3/20/202440数字逻辑电路5.3数据选择器【例5.3.3】用8选1MUX实现逻辑函数：

D0=D,D1=0,D2=1,D3=D,D4=D,D5=0,D6=1,D7=D，函数F可表示为：解：选择B为降维变量选择D为降维变量3/20/202441数字逻辑电路选择A2A1A0=ACD，则引入变量为B。得余函数为：D0=1,D1=B,D2=0,D3=B,D4=B,D5=1,D6=B,D7=0，函数F可表示为：F=Y=(ACD)m(1B0BB1B0)T

选择A2A1A0=ACD，则引入变量为B。

选择A2A1A0=ABC，则引入变量为D。

3/20/202442数字逻辑电路5.3.2数据选择器的扩展1.利用使能端进行扩展图5.3.10是将双4选1MUX扩展为8选1MUX的逻辑图。其中A2是8选1MUX地址端的最高位，A0是最低位。使用这种方法进行扩展，扩展后的高位通道地址通常加到使能端，如图5.3.9的A2输入。利用一个非门，4选1数据选择器E1的使能端加A2的原变量，而E2的使能端加A2的反变量。这样，当A2=0时，根据A1A0的输入组合选择D3～D0的一个输入数据经Y1送到输出端Y;这样，当A2=1时，根据A1A0的输入组合选择D7～D4的一个输入数据经Y2送到输出端Y。所以输出与输入的关系为:实现扩展的目的

3/20/202443数字逻辑电路利用使能端的扩展方法2.树状扩展通过MUX的级联用2n+1个2n选1的MUX可以扩展为(2n)2选1的MUX。例如，n=2，即可用5个4选1MUX实现16选1MUX，如图5.3.11所示：3/20/202444数字逻辑电路2.树状扩展3/20/202445数字逻辑电路对应的逻辑表达式为整理后，可以得到3/20/202446数字逻辑电路5.4数据分配器数据分配器又称多路分配器(demultiplexer

简称DEMUX)，其功能与数据选择器相反，它可以将一路输入数据按n位地址分送到2n个数据输出端上。图5.4.1为1分4的DEMUX的逻辑符号，其功能表如表5.4.1所示。其中D为数据输入，A1、A0为地址输入，Y0～Y3为数据输出，E为使能端。图5.4.11分4数据分配器（DEMUX）的逻辑符号3/20/202447数字逻辑电路数据分配器（DEMUX）有1分4DEMUX，1分8DEMUX，1分16DEMUX等。1分4DEMUX的逻辑表达式为：数据分配器一般用译码器构成，电路结构如图：3/20/202448数字逻辑电路数据分配器常和多路选择器并用，以实现多通道数据分时传送。数据分配器的使用3/20/202449数字逻辑电路常用的数据分配器有74××538集成芯片简介图中OE1，OE2，POL为输出方式控制信号输入端；当控制信号的输入组合为OE1和OE2中有一端输入为低电平时，输出Y0～Y7端为高阻状态；当控制信号的输入组合为OE1＝0，OE2＝0，POL＝0时，为正向输出，当控制信号的输入组合为OE1＝0，OE2＝0，POL＝1时，为反向输出。E1，E2，E3，E4为使能控制信号输入端。3/20/202450数字逻辑电路5.5数值比较器数值比较器是实现两个数值之间的大，小，相等，或只比较其是否相等的逻辑功能电路。5.5.1数值比较器逻辑功能

1.1位数值比较器两个1位二进制数A和B的大小比较，由于数值只有0和1两种情况，所以A>B的条件是A=1、B=0，A<B的条件是A=0、B=1，A=B的条件是：A=0、B=0，或且A=1、B=1，所以判断两个1位二进制数A和B的大、小或相等，比较结果的逻辑表达式可以用如下式表示。3/20/202451数字逻辑电路4位集成数值比较器4位集成数值比较器芯片有74××85（TTL型产品）及CC4063、CC4585、CC14585（COM型产品）等型号芯片，这些芯片的逻辑符号如图5.5.2所示。可见，虽然产品的型号不同，但是所能够实现的逻辑功能是一样的。图5.5.24位数值比较器的逻辑符号图3个低位比较结果输入端：CA＜B、CA=B、CA＞B。输入端：A3～A0、B3～B0是两个等待比较的4位二进制数的输入。3个比较结果输出端：PA＜B、PA=B、PA＞B。3/20/202452数字逻辑电路74××85（TTL型）及CC4063、CC4585、CC14585（COM型）等型号芯片逻辑功能。3/20/202453数字逻辑电路5.5.2比较器的级联1.串联式级联

8位数值比较器TTL型74××518、74××519、74××520、74××521、74××522等集成芯片，输出只有判断是否相等，这些集成芯片还具有使能输入端，在实际应用时，应注意这些区别。2.并联扩展形式：3/20/202454数字逻辑电路2.并联扩展形式：3/20/202455数字逻辑电路5.6加法器

1位加法器有1位半加器和1位全加器之分。1.1位半加器即仅仅实现两个1位二进制数相加逻辑功能的逻辑电路称为半加器，其输入数据为两个1位二进制数A和B，其输出为和数SO及进位数CO。半加器没有集成芯片产品。根据二进制数加法运算的规则，A和B中仅有一个等于1时，SO=1,其他SO=0；A和B同时等于1时，CO=1,其他情况下CO=0。加法器是实现两个二进制数，或两个二-十进制数进行算术加法运算的逻辑功能电路。常用的集成芯片有TTL型产品：74xx183（双1位全加器），74xx283（4位超前进位全加器），COM型产品：CC4008（4位超前进位全加器）。

5.6.11位加法器半加器的逻辑函数表达式3/20/202456数字逻辑电路半加器的逻辑电路、半加器的逻辑符号如图所示。

2.1位全加器同时实现两个1位二进制数相加，而且还考虑低位进位进行相加的逻辑电路称为全加器，其输入数据为两个1位二进制数A和B及低位的进位数Cn，其输出为和数SO及进位数CO。1位全加器的集成芯片有74xx183型号芯片，一片74xx183型芯片集成有两个全加器逻辑电路。全加器的逻辑表达式3/20/202457数字逻辑电路5.6.2多位加法器多位加法器是实现位数大于1位的两个二进制数相加的逻辑功能电路。用多个1位全加器串接的4位串行进位并行输出加法器。这种连接，可以一直串接到n位。每位进位信号存在1个tpd的延迟，最高1位必须等待n*tpd时间才能完成运算。完成一次运算需要的时间：n*tpd。1.串联型多位加法器3/20/202458数字逻辑电路

4位超前进位加法器集成芯片有TTL型74xx283，74xx383型号；CMOS型CC4008型号。74xx283，CC4008型号芯片的逻辑功能相同，实现4位二进制数超前进位相加的逻辑功能，输入为两个4位二进制数A3～A0，B3～B0以及低4位的进位数Cn；输出为4位二进制和数S3～S0及从向高位的进位数Cn+1。2.集成超前进位4位加法器和数进位数其中：1位全加器的表达式3/20/202459数字逻辑电路4位全加器表达式进位信号和输出信号用与门及或非门的组合产生超前进位数，用非门、与门实现运算。

可以构成这种超前进位集成加法器的内部电路。3/20/202460数字逻辑电路4位超前进位加法器的扩展：74xx381芯片的逻辑功能与74xx283区别，增加逻辑功能控制输入端CBA端；进位信号传输输出Pn（Pn=0低电平输出有效）时，直接将最低位的进位数传送到高位（超前进位传送）；进位信号产生输出Gn（Gn＝0低电平输出有效）时，直接输出进位数（超前进位）。74xx381芯片功能简介3/20/202461数字逻辑电路74xx381芯片功能表说明3/20/202462数字逻辑电路通常，74xx381集成加法器芯片与超前进位产生器芯片74xx182配合使用。74xx182集成芯片具有进位传送输入信号P3～P0和进位产生信号输入G3～G0均为低电平输入有效。74xx382芯片功能简介74xx182集成芯片进位传送输出信号Pn和进位产生信号输出Gn低电平输有效。3/20/202463数字逻辑电路74xx381集成加法器芯片与超前进位产生器芯片74xx182配合使用，实现16位而价值数相加运算。3/20/202464数字逻辑电路Cn+1、Cn+2、Cn+3分别为进位输出（高电平有效），Pn和Gn分别为进位传输输出和进位产生输出（低电平有效）。一般逻辑式P0~3、G0~3、Pn和Gn分别为（低电平有效），逻辑表达式为：（修改）3/20/202465数字逻辑电路74LS182的级联由于最低位的进位数等于零，这样第一个74LS182的输出进位数为：高一级的进位数Cn+4不为零，则第二个74LS182的输出进位数为：3/20/202466数字逻辑电路5.6.3多位加法器应用1.用加法器实现减法运算加法器在数字系统中的应用十分广泛，除了能进行多位二进制数的加法运算外，也可以用来完成二进制减法运算。减法运算，可以根据减法运算法则与构成加法器一样，用门电路组合构成减法器逻辑电路。实际应用中，常用加法器实现减法运算，以便简化系统电路的结构。在利用加法器完成减法运算时，通常是利用二进制数码的变换，将减法运算转换成加法运算。2.原码和补码原码、补码的定义有多种形式，这里给出一种较为容易理解的定义：若两个位数相同的n位二进制数（高位可以用0表示）相加结果的低n位数全为0，并向n+1进位1，则定义这两个n位二进制数具有互补的数值关系，其中一个定义为原码，则另一个定义为补码。根据这一定义，N原码＝2n－N补码（还原过程）,反之N补码＝2n－N原码（求补过程）。例如两个4位二进制数1101和0011具有互补的关系。显然补码的补码为原码。3/20/202467数字逻辑电路3.原码和反码

若将一个n位二进制数的各位数求反，即每1位0→1,1→0所得到的n位二进制数称为原来n位二进制数的反码。如1111的反码为0000，1001的反码为0110。可见n位二进制数的原码与其反码之和数为n位数，且每1位都为1。比较n位二进制数的原码和反码、原码和补码之间的相互关系，一个n位二进制数的反码加上1，就可以得到其补码，即N补＝N反＋1（求补码的常用方法）。减法运算（A、B为n位二进制数）有

:D（n位差数）=A－B＝A+(2n－B)－2n＝A+B补－2n

或写为：A+B补＝2n

＋D（n位差数）。若A+B补运算的结果不向n+1位产生进位数，即第n位进位数为0，低n位数值为D（n位差数）的补码，差值为负值，必须求出n位二进制数差值的补码，才能获取差值的原码（负数原数值）;若A+B补运算的结果向n+1位