第3章 组合逻辑电路

第3章

组合逻辑电路第3章组合逻辑电路SSI组合逻辑电路的分析和设计

3.1编码器

3.2译码器

3.3数据选择器

3.4加法器

3.5数值比较器

3.63.1SSI组合逻辑电路的分析和设计

3.1.1

SSI组合逻辑电路的分析方法

3.1.2

SSI组合逻辑电路的设计方法

组合逻辑电路的分析步骤：(1)写出逻辑函数表达式(2)化简逻辑函数式(3)列真值表(4)说明功能3.1.1SSI组合逻辑电路的分析方法

组合逻辑电路设计步骤：(1)分析设计要求，设置输入和输出变量(2)列真值表(3)写出逻辑表达式，并化简(4)画逻辑电路图3.1.2SSI组合逻辑电路的设计方法

3.2编码器3.2.1

编码器的原理与分类

3.2.2集成编码器

1．二进制编码器

实现用n位二进制数码对N(N=2n)个输入信号进行编码的电路叫做二进制编码电路。其特点是，任一时刻只能对一个输入信号进行编码，即只允许—个输入信号为有效电平，而其余信号均为无效电平。3.2.1编码器的原理与分类

图3-1所示电路是实现由3位二进制代码对8个输入信号进行编码的二进制编码器，这编码器有8根输入线，3根输出线，常称为8／3线编码器。图3-1

3位二进制编码器逻辑图

采用组合逻辑电路分析的方法对图3-1进行逻辑分析，可列出各输出逻辑表达式如下：2．二-十进制编码器

实现用四位二进制代码对一位十进制数码进行编码的数字电路叫做二-十进制编码器，简称为BCD码编码器。

BCD码有多种，所以BCD码编码器也有多种。最常见的BCD码编码器是8421BCD码编码器，它有10根输入线，4根输出线，常称为10／4线编码器。其特点也是任一时刻只允许对一个输入信号进行编码。图3-2所示就是8421BCD编码器。图3-2

8421BCD码编码器的逻辑图

3．优先编码器

优先编码器在多个信息同时输入时只对输入中优先级别最高的信号进行编码，编码具有惟一性。优先级别是由编码者事先规定好的。显然，优先编码器改变了上述两种编码器任一时刻只允许一个输入有效的输入方式。在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。图3-3为3位二进制优先编码器的逻辑图。如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。图3-3

二进制优先编码器的逻辑图

1．集成3位二进制优先编码器(8／3线)148

148主要包括TTL系列中的54／74148、54／74LS148、54／74F148和CMOS系列中的54／74HCl48、40H148等。其外引脚排列图如图3-4所示。3.2.2集成编码器

图3-4

3位二进制优先编码器148外引脚排列图

2．集成二-十进制优先编码器(10／4线)147

147主要包括TTL系列中的54／74147、54／74LS147和CMOS系列中的54／74HC147、54／74HCTl47和40H147等。其外引脚排列图如图3-5所示。图3-5

二-十进制优先编码器147引脚排列图

3.3译码器3.3.1

译码器的原理及分类

3.3.2集成译码器

1．二进制译码器

将输入的二进制代码“翻译”成为原来对应信息的组合逻辑电路，称为二进制译码器。它具有n个输入端，2n个输出端，故称之为n／2n线译码器。3.3.1译码器的原理及分类

对应每一组输入代码，只有其中—个输出端为有效电平，其余输出端均为无效电平。图3-6所示为3／8线译码器的逻辑电路图。图3-6

3/8线译码器逻辑图2．二-十进制译码器

二-十进制译码器(又称为BCD码译码器)是将输入的每一组4位二进制码翻译成对应的1位十进制数。因编码过程不同、即编码时采用的BCD码不同、所以相应的译码过程也不同，故BCD码译码器有多种。但此种译码器都有4个输入端，10个输出端，常称之为4／10线译码器。8421BCD码译码器是最常用的BCD码译码器，图3-14所示是其逻辑图。图3-7所示8421BCD码译码器各输出端的输出逻辑表达式如下：图3-7

8421BCD码译码器逻辑图3．数字显示译码器

（1）显示器件数字显示器件的种类很多，按发光物质的不同分为半导体(发光二圾管)显示器、液晶显示器、荧光显示器和辉光显示器等；按组成数字的方式不同，又可分为分段式显示器、点阵式显示器和字型重叠式显示器等。

(2)七段显示译码器七段显示译码器的输入信号为8421BCD码，输出信号应该能够驱动半导体七段显示器相应段发光。对于共阴极七段显示器，待点亮的段应给予高电平驱动信号，对于共阳极七段显示器，待点亮的段应给予低电平驱动信号。1．3位二进制译码器(3／8线)138

138包括TTL系列中的54／74LSl38、54／74S138、54／74ALS138、54／74F138和54／74AS138，CMOS系列中的54／74HCl38、54／74HCTl38和40H138等。138为3位二进制译码器，其外引脚排列如图3-8所示。3.3.2集成译码器

图3-8

138外排列图

2．8421BCD码译码器(4／10线)42

此种译码器包含有TTL系列的54／7442、54／74LS42和CMOS中的54／74HC42、54/74HCT42及40HC42等。其外引脚排列图如图3-9所示。图3-9

8421BCD码译码器42的外引脚排列图

3．七段显示译码器48

48主要有TTL系列中的74LS48等。其引脚排列图如图3-10所示。七段显示译码器48与共阴极七段数码管显示器BS201A的连接方法如图3-11所示。图3-10

七段显示译码器48的外引脚排列图

图3-11

七段显示译码器48与BS201A的链接方法

3.4数据选择器

3.4.1

数据选择器的工作原理

3.4.2集成数据选择器

3.4.3

工程应用3.4.4

数据分配器如图3-12所示是4选1选择器的逻辑图。由图3-12可写出4选1数据选择器数出逻辑表达式：

由逻辑表达式可列出功能表如表3-1所示。3.4.1数据选择器的工作原理

图3-12

4选1选择器

使能控制地址输入输出A1

A0

Y1××0000D0

001D1

010D2

011D3

表3-1

4选1功能表

图3-13为8选1数据选择器74LSl51的逻辑符号及集成电路引脚排列图。74LSl51是具有互补输出的选择器，即输出有原码和反码两个输出端。其逻辑表达式为：3.4.2集成数据选择器

图3-13

8选1数据选择器74LS1511．数据选择器的扩展

如果现有选择器的通道数不足，则可以通过选通端以及外加电路用多块组件来加以扩展。例如用两块4选1数据选择器实现8选1功能。利用选通端来扩展，如图3-14所示。3.4.3工程应用

图3-14

用选通端扩展通道

2．数据选择器实现组合逻辑电路

(1)逻辑函数变量个数与数据选择器选择输入端的数目相同逻辑函数的变量个数与数据选择器选择输入端的数目相同时，逻辑函数的全部最小项和数据选择器的数据输入端的数目相同，此时可直接用数据选择器实现所要实现的理辑函数。

(2)逻辑函数变量的个数大于数据选择器选择输入端的数目当逻辑函数的变量个数大于数据选择器选择输入端的数目时，将根据选择器的地址输入端对应分配变量。多余的变量按一定的规则接到数据输入端，在数据选择器的输出端即可得到所要实现的逻辑函数。1．数据分配器的原理

数据分配器的逻辑功能是，将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一租选择控制信号确定。数据分配器的逻辑框图及等效电路如图3-15所示。3.4.4数据分配器

图3-15

数据分配器的逻辑框图及等效电路

2．数据分配器的实现电路

作为数据分配器使用的译码器必须具有“使能端”，且“使能端”要作为数据输入端使用，而译码器的输入端要作为通道选择地址码输入端，译码器的输出端就是分配器的输出端。作为数据分配器使用的译码器通常是二进制译码器。图3-16是将2／4线译码器作为数据分配器使用的逻辑图。图3-16

2/4线译码器作为数据分配器

3.5加法器

3.5.1

半加器和全加器

3.5.2多位加法器

1．半加器

两个一位二进制数相加有两个输入，即被加数A和加数B，而输出也有两个，一个是本位的和S，一个是向高位的进位CO。逻辑图如图3-17(a)所示，由图可写出表达式：3.5.1半加器和全加器

列出真值表如表3-2所示,由于该加法器输入中未考虑来自低位的进位，故叫半加器，逻辑符号如图3-17(b)所示。图3-17

半加器

ABCI

COS0000000100010010111010001101101101011111表3-2

一位全加器的真值

2．一位全加器

一位全加器如图3-18所示，它有三个输入，即被加数A，加数B和来自低位的进位CI。输出是两个，一个是本位和S，一个是向高位的进位CO。由于考虑了来自低位的进位，故叫全加器。由逻辑图3-18（a)可写出输出量S和CO的表达式：列出真值表如表3-2所示，由真值表可看出该电路符合一位全加器的逻辑功能,其逻辑符号如图3-18(b)所示。图3-18

一位全加器

1．逐位进位加法器

如2个四位二进制数相加，如图3-19所示。运算过程中必须保证低位运算完成，相邻的高位再运算，否则进位数无法保证，故也叫做串行进位加法器。这种串行进位的方式运算速度较低。3.5.2多位加法器

图3-19

四位逐位进位加法器

2．超前进位加法器

串行进位加法器工作速度慢，为提高工作速度而采用超前进位的方式，也叫并行进