数字电子技术 课件 项目3-5 组合逻辑电路、触发器及应用、时序逻辑电路

项目三组合逻辑电路

1任务1组合逻辑电路的分析与设计

2任务2数值比较器

3任务3加法器

4任务4编码器

5任务5译码器及显示电路

6任务6数据选择器

7任务7数据分配器

8任务8组合逻辑电路中的竞争与冒险1.在Multisim软件中选择TTL集成门电路74LS20和3只反相器74LS04用于产生逻辑反变量，连接仿真测试电路如图所示。

2．运行仿真电路，观察仿真结果。任务1组合逻辑电路的分析与设计一、任务描述组合逻辑电路：

在任何时刻的输出状态只取决于这一时刻的输入状态，而与电路的状态无关的电路。电路结构：

由逻辑门电路组成。电路特点：没有记忆元件，没有从输出到输入的反馈回路。任务1二、组合逻辑电路的分析

对于已知的逻辑电路图，推导出描述其逻辑特性的逻辑表达式，进而评述其逻辑功能或者检查电路设计是否合理并予以优化的过程。广泛用于系统仿制、系统维修等领域，是学习、追踪最新技术的必备手段。组合逻辑电路分析的一般过程如下：

（1）

根据给定的逻辑电路写出输出逻辑函数式一般从输入端向输出端逐级写出各个逻辑门输出的逻辑表达式，从而写出整个逻辑电路的输出对输入变量的逻辑函数式。必要时，可进行化简，求出最简输出逻辑函数式。

（2）列出逻辑函数的真值表将输入变量的状态以自然二进制数顺序的各种取值组合代入输出逻辑函数式，求出相应的输出状态，并填入表中，得到真值表。

（3）

析逻辑功能通常通过分析真值表的特点来说明电路的逻辑功能。任务1例1分析下图所示的组合逻辑电路。解：由图可见，该电路由4个与非门构成三级组合逻辑电路⑴由逻辑图，逐级写出逻辑函数表达式⑵变换和简化逻辑表达式任务1⑶列出真值表

⑷根据逻辑表达式和真值表分析可知，当输入信号A和B相同时，输出为低电平“0”；A和B相异时，输出为高电平“1”，所以该电路为“异或”逻辑电路。如果A、B是两个二进制数的输入，则输出F是输入的两数之本位和，因此可将该电路看作是一位二进制求和电路。归纳总结：1.各步骤间不一定每步都要，如已最简时可省略化简；由表达式能直接概述功能时不一定要列真值表。2.不是每个电路都可用简炼的文字来描述其功能。任务1例2分析下图所示的组合逻辑电路。逻辑表达式最简与或表达式任务1真值表电路的逻辑功能

电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。用与非门实现任务1思路：

对用户的具体设计要求用逻辑函数加以描述，再用具体的逻辑器件和电路加以实现。

本节主要介绍用小规模集成电路（即用逻辑门电路）来实现组合逻辑电路的功能。

分类：

组合逻辑电路的设计可分为：小规模集成电路、中规模集成电路和可编程逻辑器件的设计。任务1三、组合逻辑电路的设计组合逻辑电路的设计一般步骤为：（1）分析设计要求，设定逻辑变量和逻辑函数，列出真值表。根据要求确定输入变量和输出函数及它们相互间的关系，然后将输入变量以自然二进制数顺序的各种取值组合排列，列出真值表。（2）根据真值表写出输出逻辑函数表达式将真值表中输出为1所对应的各个最小项进行逻辑加后，便得到输出逻辑函数表达式。（3）对输出逻辑函数进行化简通常用代数法或卡诺图法对逻辑函数进行化简。（4）根据最简输出逻辑函数式画逻辑图可根据最简与-或输出逻辑函数表达式画逻辑图，也可根据要求将输出逻辑函数变换为与非表达式、或非表达式、与或非表达式或其它表达式来画逻辑图。（5） 选择元器件，进行安装调试，检验设计是否正确。任务1例

用与非门设计一个三人表决器，当多数人同意时，表决通过；否则不通过。

解：从题目要求可以看出，所设计的电路有三个输入变量,一个输出变量。设三个输入变量分别为A、B、C，输出变量为Y，当输入同意时用1表示，否则为0；输出状态为1时表示通过，输出为0时表示否决。（1）根据以上假设列出真值表如下：

（2）由真值表写出表达式。根据真值表可写出函数的最小项表达式为：任务1ABCY00000010010001111000101111011111用卡诺图简化函数，得到最简与-或式：题目要求使用与非门，故化简后的表达式还须转换为“与非”表达式的形式。对最简与－或式两次求反，变换成与非-与非表达式：（3）根据变换后的逻辑函数表达式画出逻辑电路如下图所示。电路是两级门结构形式。

任务1任务1小结

1.组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。

2.组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。

3.组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。

4.组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。

1.在数字系统中，特别是在计算机中都需具有运算功能，一种简单的运算就是比较两个数A和B的大小。

2.用以对两数A、B的大小或是否相等进行比较的逻辑电路称为数值比较器。3.比较结果有A>B、A<B以及A=B三种情况。什么是数值比较器？数值比较器的分类1.1位数值比较器：比较输入的两个1位二进制数A、B的大小。2.多位数值比较器：比较输入的两个多位二进制数A、B的大小，比较时需从高位到低位逐位进行比较。任务2数值比较器1.逻辑分析：设输入的两个二进制数位A、B。

（1）若A>B，即A=1，B=0，则输出

。

（2）若A<B，即A=0，B=1，则输出

。

（3）若A=B，即A=B=1或A=B=0，则输出

。上述三种情况也可以用真值表表示。AB00001010101010011001一、1位数值比较器任务22.根据真值表可写出逻辑函数表达式。3.画出一位数值比较器的逻辑图。任务2输入：两个2位二进制数：

A=A1A0、B=B1B0思考：如果要比较两个2位二进制数的大小，能否用1位数值比较器设计两位数值比较器呢?1.当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。2.当高位相等时，两数的比较结果由低位比较的结果决定。思路：任务23.列出真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1输出输入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)

4.根据真值表，写出表达式。任务25.画出两位数值比较器逻辑图。任务2

比较的方法：

如两个4位二进制数A＝A３A２A１A０和B＝B３B２B１B０进行比较时，则需从高位到低位逐位进行比较。只有在高位数相等时，才能进行低位数的比较。当比较到某一位数值不等时，其结果便为两个４位数的比较结果。如A３＞B３时，则A＞B；如A３＜B３时，则A＜B；如A３＝B３，A２＞B２时，则A＞B；如A３＝B３，A２＜B２时，则A＜B。其余以此类推，直至比较出结果为止。

二、4位数值比较器任务274LS85是四位数值比较器，其工作原理和两位数值比较器相同。

74LS8574LS85的引脚图74LS85的示意框图任务2下图所示为4位数值比较74LS85的逻辑功能示意图。图中A３、A２、A１、A０和B３、B２、B１、B０为两组相比较的4位二进制数的输入端；I（A＞B）、I（A＝B）、I（A＜B）为级联输入端；Y(A＞B)、Y(A＝B)、Y(A＜B)为比较结果输出端。

任务24位数值比较74LS85的功能表如下：任务2逻辑电路图任务2用两片74LS85组成8位数值比较器（串联扩展方式）。输入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0输出:FBA>FBA<FBA=高位片低位片B3A3~B0A0B7A7~B4A4输出三、集成数值比较器的级联任务2任务3加法器2611011001+01101

两个二进制数相加时，有两种情况：一种不考虑低位的进位，另一种考虑低位的进位。

加法器也因此分为半加器和全加器。半加器全加器两个4位二进制数相加的过程:任务3一、半加器1011010101100000CiSiBiAi输出输入AiBiSiCiCO∑HalfAdder，简称HA。它只将两个1位二进制数相加，而不考虑低位的进位。1.列出真值表，写出表达式。2.根据逻辑表达式画逻辑图。半加器逻辑符号用与非门表示的半加器逻辑图任务3二、全加器1.1位全加器

把两个一位二进制及低位的进位数进行加法运算的电路。1110111010011100101001110100110010100000CiSiCi-1BiAi

(1)列出真值表：任务329(2)列出逻辑表达式(3)画逻辑图采用包围0的方法进行化简得：

逻辑图任务32.两个半加器构成一个全加器任务33.4位全加器串行加法器中，任一高位的加法运算必须在低位全加器运算结束后才能进行，因此称为串行进位；其特点是结构简单，但运算速度慢。

并行加法器，也叫超前进位加法器。超前进位加法器可以使各位的加法运算同时进行，提高了运算速度，但电路结构复杂。任务3串行进位加法器举例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加数A输入A3A2A1A0B3B2B1B0B3B2B1B0加数B输入低位的进位输出CO依次加到相邻高位的进位输入端CI

。相加结果读数为

C3S3S2S1S0和数进位数任务38421码输入余3码输出11004.常用的集成全加器及应用用74283构成将8421BCD码转换为余3码的码制转换电路。8421码余3码000000010010001101000101

+0011+0011+0011CO任务3补码和反码的关系式:N补=N反+1。

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。

反码和补码这里只讨论数值码，即数码中不包括符号位。原码自然二进制码反码将原码中的所有0变为1，所有1变为0后的代码。反码与原码的一般关系式：N反=（2n

1）

N原补码N补=2n

N原原码：000101反码：111010111111补码：111011任务4编码器一、任务描述1.查阅74LS148集成块的性能参数及引脚功能。2.选择74LS148、双联开关、指示灯等画仿真测试电路如图。3.改变拨动开关S7～S0的状态，观察两个指示灯的发光情况，由测量结果分析74LS148的逻辑功能。二、二进制编码器生活中常用十进制数及文字、符号等表示事物。数字电路只能以二进制信号工作。用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。实现编码的逻辑电路，称为编码器。编码器译码器任务44(=22)种情况，需2位二进制码就能将所有情况表示；2n种情况，只需要n位二进制码就能完全表示！8(=23)种情况，需3位二进制码就能将所有情况表示；16(=24)种情况，需4位二进制码就能将所有情况表示；思考？7种情况需几位二进制码表示？9种呢？任务4

编码原则：N位二进制代码可以表示2N个信号，则对M个信号编码时，应满足：

2N≥M

例：对101键盘编码时，采用了7位二进制代码ASCⅡ码。

27＝128＞101

用n

位二进制代码对2n个信号进行编码的电路就是二进制编码器。任务4任务4例：以一个三位二进制普通编码器为例，说明二进制编码器的工作原理。返回输入：八个信号（对象）

I0~I7八个信号灯呼叫请求输出：三位二进制代码

Y2Y1Y0称八线—三线编码器对信号灯编码任务4三、二-十进制编码器用四位二进制代码来表示0~9十个十进制数码，叫做8421BCD码，能实现这种编码关系的电路称为二—十进制编码器或8421BCD编码器，其真值表如表所示。任务4由真值表可写出各输出的逻辑表达式为

根据逻辑表达式画出逻辑图为任务41.集成8-3线优先编码器74LS148

74LS148编码器功能表111001010101010101011111110000010100111001011101111XXXXXXXX01111111100XXXXXXX010XXXXXX0110XXXXX01110XXXX011110XXX0111110XX01111110X011111110GSEOY2Y1Y0EI

I7

I6

I5

I4

I3

I2

I1

I0输出输入74LS148逻辑符号四、集成优先编码器及应用任务4

低电平有效允许编码，但无有效编码请求优先权最高

(2)编码输出端

：从功能表可以看出，74LS148编码器的编码输出是反码。Y2、Y1、Y0任务4任务4

用74LS148接成的16线—4线优先编码器优先权最高(2)片无有效编码请求时才允许(1)片编码编码输出的最高位编码输出为原码00101111101110101

2.集成优先编码器的应用例1任务4

利用74LS148编码器监视8个化学罐液面的报警编码电路。若8个化学罐中任何一个的液面超过预定高度时，其液面检测传感器便输出一个0电平到编码器的输入端。编码器输出3位二进制代码到微控制器。此时，微控制器仅需要3根输入线就可以监视八个独立的被测点。例2微控制器报警编码电路

任务4小结

编码就是用二进制码来表示给定的数字、字符或信息相反把二进制代码翻译成原来信息的过程，称为译码。由于编码方式很多，常用的编码有二进制编码、二—十进制编码和字符编码，故实现这些编码和译码的电路——编码器和译码器也有相应的二进制编/译码器、二—十进制编/译码器和字符编/译码器。

编码器通常有m个输入端和n个输出端，m与n之间m≤2n的关系。编码器的功能是从m个输入信号中选中一个并编成一组二进制代码并行输出。任务5译码器及显示电路一、任务描述1.查阅74LS138集成块的性能参数及引脚功能。2.选择74LS138、双联开关、指示灯画出仿真电路图。3.检查无误后运行仿真电路。改变拨动开关A、B、C的状态，观察灯的亮与灭，测试译码器74LS138的功能。任务53.进行仿真，观察结果。任务5二、变量译码器

实现译码功能的电路称作译码器,译码器的用处很多。在数字系统中，处理的是二进制代码，而人们习惯于用十进制，故常常需要将二进制代码翻译成十进制数字或字符，并直接显示出来。这一类译码器在各种数字仪表中广泛使用。在计算机中普遍使用的地址译码器、指令译码器，在数字通信设备中广泛使用的多路分配器、规则码发生器等也都是由译码器构成的根据译码信号的特点可把译码器分为二进制译码器、二—十进制译码器字符显示译码器等。任务5

译码器的模型如图所示，它有n个输入端，需要译码的n位二进制代码从这里并行输入；有m个译码输出端，另外还有若干个使能控制端Ex，用于控制译码器的工作状态和译码器间的级联。任务5

逻辑电路如图所示。该译码器的输入是一组两位二进制代码AB，输出是与代码状态相对应的4个信号Y3Y2Y1Y0。1.2线-4线译码器其中，EI为使能控制端，当EI=0时，电路可以接收输入信号；EI=1时，电路被锁定。任务5将各种输入信号的取值组合送入译码器，可得到相应的输出信号。其真值表如表所示。由该表可知，每一组输入代码,对应着一个确定的输出信号。输入输出EIAB1××11110000111001101101011010111110任务5

变量译码器是把二进制代码的所有组合状态都翻译出来的电路。如果输入信号有n位二进制代码，输出信号为m个，则m=2n。

1.译码器有输出高电平有效和输出低电平有效两中类型。输出高电平有效时，每个输出对应输入的一个最小项；输出低电平有效时，每个输出对应输入的一个最小项的非。

2.设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。任务5

2.

3-8线译码器

该译码器有3个输入端和8个输出端Y0~Y7，故称为3-8线译码器。真值表任务5根据逻辑表达式画出逻辑图根据真值表写出逻辑表达式：任务5A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1且

时，译码器处于工作状态；当G1＝0或

时，译码器处于禁止状态。下面以常用的74LS138为例讨论集成二进制译码器。任务574LS138真值表输入：二进制码输出：低电平有效任务5

其中4个输入端、10个输出端，真值表如表所示。任务5根据真值表，写出表达式为根据表达式，画出逻辑电路图为任务5如果输出低电平有效，可以将与门换成与非门，则输出为反变量，即可。任务5以常用的集成电路芯片74LS42为例，讨论集成BCD—十进制译码器。任务574LS42译码器功能表

十进制数

输入

输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9012345678900000001001000110100010101100111100010010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110

由表可见，该译码器有4个输入端A3A2A1A0，并且按8421BCD编码输入数据；有10个输出端Y9~Y0，分别与十进制数0~9相对应，低电平有效。对于某个8421BCD码的输入，相应的输出端为低电平，其他输出端为高电平。任务5当输入的二进制数超出8421BCD码的十组代码时，所有输出端都输出高电平无效状态。十进制数

输入

输出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9无效101010111100110111101111111111111111111111111111111111111111111111111111111111111111任务5三、显示译码器

字符显示译码器的功能是将输入的BCD码经过译码后，使输出显示相应的十进制数。1.LED数码管可分为共阳极与共阴极数码管两种七段LED数码显示译码器，如图所示。任务5驱动方式：七段共阴极数码管数码显示器的显示原理如下图所示:cabdefgdpabcdef

gGNDGNDdp共阴极

aR8

b

c

d

e

f

g

dpVccVcc任务5cdeGNDdpabcdefdpabf

gGNDR=1K

cabdefgdpabcdef

gGNDGNDdp5V直流电源例七段共阴极数码管显示数字1任务5R5V直流电源RR例七段共阴极数码管显示数字2

gfab

edcdpcabdefgdpcabdefgdpabcdef

gGNDGNDdp任务52.集成显示译码器74LS47/48

为了使数码管能将数码所代表的数正确显示如图示，必须将数码经译码器译出，然后经驱动器点亮对应的LED段。

以74LS47与74LS48为典型代表。74LS47输出低电平有效，可驱动共阳LED数码管；74LS48输出高电平有效，可驱动共阴LED数码管。任务5

其中，74LS48功能表和引脚排列图如下。任务5四、译码器的应用

任务5

2.实现数据分配器数据分配器也称为多路分配器，它可以按地址的要求将1路输入数据分配到多输出通道中某一特定输出通道去。

要将输入信号序列00100100分配到Y0通道输出，只要使地址码X2X1X0=000，输入信号从D端输入，Y0端即可得到和输入信号相同的信号序列。此时，其余输出端均为高电平。若要将输入信号分配到Y1输出端，只要将地址码变为001即可。依此类推，只要改变地址码，就可以把输入信号分配到任何一个输出端输出。任务6数据选择器一、任务描述1.查阅74LS153芯片的性能参数及引脚功能。2.选择74LS153、与非门74LS00、双联开关、指示灯连接仿真电路如图示。3.运行仿真电路，观察现象，记录74LS153的逻辑功能。任务6二、4选1数据选择器D0YD1D2D3

数据选择器工作示意图A1A0数据选择器又称多路开关。是根据地址码的要求，从多路输入信号中选择指定的一路送到输出端。多路输入一路输出地址码输入10Y=D1D1

常用2选1、4选1、8选1和16选1等数据选择器。

数据选择器的输入信号个数N与地址码个数n的关系为N=2n任务6D0、D1、D2、D3——数据输入端，数据选择器通常按数据输入端数命名，常用的有：四路选择器、八路选择器、十六路选择器。A0、A1——地址输入端。（选择控制端）S——使能端（控制端，允许端）；S=1时，禁止数据选通（不工作），Y=0；S=0时，选择器工作。根据逻辑图可写出逻辑表达式为任务6D0、D1、D2、D3——数据输入端，数据选择器通常按数据输入端数命名，常用的有：四路选择器、八路选择器、十六路选择器。A0、A1——地址输入端。（选择控制端）

根据逻辑图可写出逻辑表达式为

任务61.双4选1数据选择器74LS153

三、集成数据选择器任务62.8选1数据选择器74LS151

引脚排列图功能表任务6四、数据选择器的应用实现逻辑函数。例：确定数据选择器确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数1选用74LS153274LS153有两个地址变量。步骤1：确认地址变量任务6步骤2：求Di公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：步骤3：画连线图任务6例用数据选择器实现函数：解：本题选用8选1数据选择器74LS1511.设A2=A、A1=B、A0=C2.求Di函数的标准与或表达式：任务68选1数据选择器输出信号的表达式：比较L和Y，得：画连线图任务7数据分配器

多路分配器又叫做数据分配器，其功能正好与多路选择器相反，它是将一路输入数据，在选择信号控制下，分时分配到不同的数据输出通进行多路输出。实际使用中，通常是用二进制译码器来实现数据分配的功能，数据分配器是译码器的一种特殊应用。数据传输方式0110发送0110并行传送0110串行传送并-串转换：数据选择器串-并转换：数据分配器接收0110在发送端和接收端不需要数据并-串或串-并转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。任务7一、1路-4路数据分配器将1路输入数据，根据需要分别传送到m个输出端。一、1路-4路数据分配器数据输入数据输出选择控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A1DDA01路-4路数据分配器Y0Y3Y1Y2A1真值表逻辑图任务7二、数据分配器的应用用3线-8线译码器可实现1路-8路数据分配器。数据输出

S1—数据输入（D）地址码

数据输入（任选一路)S2—数据输入（D）74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7任务7

数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几位控制端实现多路数字信息的分时传送。

如图所示，用8选1数据选择器74LS151和1路-8路数据分配器74LS138构成的8路数据传送系统。利用74LS151将8位并行数据变成串行数据发送到单传送线Y端，接收端再用74LS138将串行数据分送到8个输出通道。数据选择器和数据分配器的选通控制端并联在一起，以实现两者同步。任务8组合逻辑电路中的竞争与冒险一、竞争与冒险现象及成因

同一个门的一组输入信号，它们之前经过不同数目的门电路，经过不同长度导线的传输，必然存在不同的延迟时间，导致不同路径信号到达门电路输入端的时间有先后，这种现象称为竞争。竞争是指门电路的两个输入信号同时向相反的逻辑电平跳变的现象。

逻辑门由于输入端的竞争而引起输出产生不应有的尖峰干扰脉冲的现象称为冒险。大多数组合逻辑电路均存在着竞争，但并不是所有的竞争都会产生冒险。竞争与冒险的关系：有竞争不一定产生冒险；有冒险就一定有竞争。任务8逻辑图理想工作波形产生”0”冒险波形逻辑图产生”1”冒险波形=A+A＆=AA理想工作波形01.“0”冒险2.“1”冒险任务8二、检查竞争与冒险现象的方法1.代数法根据组合逻辑电路写出逻辑表达式，如果某个变量的原变量和反变量同时存在，就具备了竞争的条件；当某些逻辑变量取特定值0或1时，逻辑式能够化简为：，则该组合电路存在竞争—冒险现象。或即含有互补变量，可能引起冒险。例当B=C=1时，表达式可以转换成：AAY+=任务8ABC010001111000001111如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。（2）卡诺图法任务8三、消除竞争与冒险现象的方法1.增加冗余项只要在卡诺图两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为：0000ABC01000111101111任务8电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。加取样脉冲原则：（2）“或”门及“或非”门加负取样脉冲（1）“与”门及“与非”门加正取样脉冲2.引入选通脉冲任务8在输出端加小电容C可以消除毛刺。但是输出波形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。3.输出端并联电容器任务8利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适用范围有限；三种方法比较：引入选通脉冲：加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。输出端并联电容器：加滤波电容使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。任务8项目小结了解组合逻辑电路的特点是：任何时刻的输出仅取决于该时刻的输入，而与电路原来的状态无关；它是由若干逻辑门电路组成。组合逻辑电路的分析步骤是：写出逻辑表达式→化简和变换逻辑表达式→列出真值表→确定功能。组合逻辑电路的设计步骤是：列出真值表→写出逻辑表达式→逻辑化简和变换→画出逻辑图→选择元器件。掌握常用的一些中规模组合逻辑电路的功能及应用。包括编码器、译码器、数据选择器和数据分配器、数值比较器、全加器等。介绍了它们的逻辑功能、集成芯片及集成电路的扩展和应用。数字电子技术

1任务1RS触发器

2任务2JK触发器项目四触发器及应用

3任务3D触发器任务1RS触发器111.认识机械开关触点抖动引起的脉冲输出波形，如图所示。一、任务描述2．解决机械开关抖动现象的一种硬件方案如下图所示。它利用基本RS锁存器的存储作用消除开关触点振动所产生的影响，称为去抖动电路。任务1113.连接仿真电路并测试波形如图示。

任务111

1.电路结构

基本RS触发器又称为SR锁存器，是能够存储一个状态的电路。为了让电路拥有自己的“状态”，必须要有某种“反馈”机制，将输出输入形成一个闭环。基本RS触发器的逻辑图和符号如图所示。它由两个与非门交叉耦合组成。二、基本RS触发器任务1112.工作原理任务11

研究触发器功能的重点，在于状态是如何随输入和现态变化。为此，我们要区分“现态”和“次态”，现态作为输入出现，表示触发器在时钟脉冲作用前的状态，次态则作为输出，表示触发器在同步脉冲作用后的状态。现态用Qn表示，次态用Qn+1表示。

在每一个时刻，存储电路都经历了如下三步：获得输入和现态；得出次态；次态成为新的现态。先从最直观的状态转换图开始，并借此熟悉现态和次态之间的区别。

描述触发器的状态转换关系及转换条件的图形称为状态图。3.状态图

任务1114.特性表5.特性方程

任务1111.电路组成

为解决基本RS触发器出现的输入数据同步的问题，就需要在电路中再增加一个写控制端口CP，只有这个写控制端口CP为高电平时，输入端R和S可以正常输入，触发器动作并决定电路的输出状态。三、同步RS触发器任务1112.工作原理

当CP＝0，无论R和S是什么信号，G３、G４与非门的输出均为1，处于被封锁状态。G３、G４门的输出信号，作为G１、G２门构成的基本RS触发器输入信号，此时全为1，因而电路保持原状态不变。

当CP＝１时，G３、G４门被打开，输入信号反映到G３、G４门的输出端，触发基本RS触发器使其状态作相应的变化。

3.特性表

根据以上分析，可得同步RS触发器的逻辑功能表如表所示。4.同步RS触发器的特性方程：任务2JK触发器11

1．查阅图示JK触发器集成块74LS112的性能参数及引脚功能。一、任务描述2.连接仿真电路如右图示。接通电源，拨动开关J4～J1，改变相应的输入状态，观察发光二极管X1的发光情况，测试并分析集成电路74LS112的功能。3.其中J=K=1时的测试波形如图示。任务211图示为同步JK触发器的逻辑电路及逻辑符号，J、K为信号输入端，CP为时钟控制脉冲。二、同步JK触发器（a）逻辑电路图

（b）逻辑符号

根据特性表，可画出卡诺图，得到特性方程为CP=1期间有效

任务211

1.下降沿触发的边沿JK触发器

图示为边沿JK触发器的逻辑符号，J、K为信号输入端，框内“Δ”左边加小圆圈“○”表CP的下降沿触发。边沿JK触发器只有在CP下降沿到达时才有效。三、集成边沿JK触发器边沿JK触发器的特性方程为：

边沿JK触发器的CP、J、K端的输入波形与输出端Q的波形

（初始状态为Q＝0）CP下降沿有效CP下降沿有效任务2112.集成边沿JK触发器芯片

任务211

四、JK触发器的应用T触发器具有保持和翻转功能，当T＝0时保持输出状态不变；T＝1时输出状态发生翻转。TQnQn+1功能000101保持101110翻转

根据特性表，可得T触发器特性方程为

任务2112.JK触发器构成分频器触发器可以对周期波形的频率进行分频。当脉冲波形加在一个JK触发器的时钟输入时，JK触发器连接成切换状态（J=K=1），这时Q输出就是一个频率为时钟输入频率一半的方波。因此，单个触发器可以用做除以2芯片，如图所示。触发器在每一个触发时钟边沿改变状态。这就产生了一个输出，它的频率变为时钟波形频率的一半。任务3D触发器111.查阅图示74LS74集成电路芯片的性能参数及引脚功能。一、任务描述2．连接仿真测试电路如图所示，检查无误后接通电源。集成块74LS74的仿真波形任务311

当存储单个数据位（1或者0）时，可使用D触发器。在RS触发器上加上反相器就形成了基本的D触发器，如图所示，其中给出了上升沿触发类型。二、边沿D触发器

注意图中的触发器除了时钟之外，只有一个输入，即D输入。当时钟脉冲到来时，如果D输入上有一个高电平，那么触发器就被置位，这样通过时钟脉冲的上升沿，D输入上的高电平被触发器存储。当时钟脉冲到来时，如果D输入上有一个低电平，那么触发器就被复位，这样通过时钟脉冲的上升沿，D输入上的低电平被触发器存储。在置位状态下，触发器存储一个1，而在复位状态下存储一个0。任务311基于以上设想，可得上升沿触发的D触发器结构如图（a）所示。（a）电路结构图

（b）逻辑符号

任务311可得D触发器特性表如下表所示。由特性表可得D触发器的特性方程为

CP上升沿有效任务311三、集成D触发器

常用的集成D触发器有74LS74、CD4013、CC4013等等。其中CD4013的引脚排列如图所示。

集成D触发器CD4013由两个相同的、相互独立的数据型触发器构成。每个触发器有独立的数据、置位、复位、时钟输入和Q及/Q输出。在时钟上升沿触发时，加在D输入端的逻辑电平传送到Q输出端。置位和复位与时钟无关，且为高电平有效。特性表如表所示。项目小结触发器概念及分类触发器分析及应用触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。常见触发器有RS触发器、JK触发器、D触发器、T触发器

1任务1计数器及应用

2任务2寄存器及应用项目五时序逻辑电路

3任务3时序逻辑电路分析与设计任务1计数器及应用一、

任务描述1．查阅图5-1所示计数器集成块74LS161的性能参数及引脚功能。2．连接仿真电路如图所示，检查无误后接通电源。3．按照下表给电路做不同连接，观察数码管U2的显示情况，测试并分析计数器74LS161的功能。任务111

1.异步二进制计数器（1）异步二进制加法计数器

图示为由下降边沿触发的T’触发器（J=K=1）构成的四位异步二进制加法计数器的逻辑图。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，FF1~FF3的时钟脉冲输入端接相邻低位触发器的Q端。二、

二进制计数器及应用任务111

电路的波形图如下。计数器从初态0000开始，每输入一个计数脉冲，各计数器的输出状态按二进制加法规律加1，共有0000～1111共16个状态，故称为4位二进制加法计数器，或16进制加法计数器。任务111

电路的状态图如下。计数器从初态0000开始，在第15个脉冲作用时，状态为1111，当第16个脉冲作用时，状态回到0000，完成一个计数周期。任务111（2）异步二进制减法计数器

将前一级触发器的Q非端和后一级触发器的CP端相连，可构成二进制异步减法计数器，逻辑电路图如下。任务111

波形图及状态图如下。任务1112.同步二进制计数器(1)同步二进制加法计数器

由于异步二进制计数器中，触发器的状态翻转是由低位向高位逐级进行的，因此计数速度较低。为了提高计数速度，可采用同步计数器。由4个T触发器构成的4位同步二进制加法计数器为例，由图可见，时钟方程为CP=CP0=CP1=CP2=CP3，各触发器共用同一个时钟脉冲，故称为同步计数器。任务111工作原理分析：

各触发器的驱动方程分别为

根据T触发器的特性方程，，可得各触发器的状态方程如下:任务111因此，可得4位同步二进制加法计数器的状态表如下表所示。任务111（2）同步二进制减法计数器由4个JK触发器构成4位同步二进制减法计数器。由图可见，4个JK触发器受同一个时钟脉冲CP的控制。各触发器的驱动方程分别为：根据JK触发器的特性方程

，可得各触发器的状态方程如下:同学们想一下，此计数器的状态表应该是怎样的呢？任务11174163的引脚排列及工作过程和74161相同，唯一的区别是74161采用异步清零，74163采用同步清零。3.集成二进制计数器

（1）4位二进制同步加法计数74161/74163任务11174161功能表任务111（2）4位二进制同步可逆计数器74191

任务111

当加计数计到最大值1111时，MAX/MIN端输出1，如果此时CP=0，则RCO=0，发出一个进位信号；当减计数计到最小值0000时，MAX/MIN端也输出1。如果此时CP=0，则RCO=0，发出一个借位信号。任务1118421BCD码同步十进制加法计数器

图示为由4个下降沿触发的JK触发器组成的8421BCD码同步十进制加法计数器的逻辑图。三、

十进制计数器及应用任务111任务111

根据状态转换表作出电路的状态图及时序图，如下图所示。由状态表、状态图及时序图分析可知，该电路为8421BCD码十进制加法计数器。任务1112.8421BCD码异步十进制加法计数器

图示为由4个下降沿触发的JK触发器组成的8421BCD码异步十进制加法计数器的逻辑图。请大家参照8421BCD码同步十进制加法计数器进行分析。任务1113.集成十进制计数器举例

（1）

8421BCD码同步加法计数器74160逻辑功能示意图、引脚分配如图示。74160功能表任务11

（2）

二-五-十进制异步加法计数器74290逻辑功能示意图如图示。

电路内部有两组彼此独立的计数器，一组为模2计数器，另一组为模5计数器，如功能表所示，通过外电路连接，可构成不同进制计数器。任务1111.反馈复位法（清零法）四、N进制计数器及应用N进制计数器又称模N计数器，当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器。

市场上能买到的集成计数器一般为二进制和8421BCD码十进制计数器，如果需要其他进制的计数器，可用现有的二进制或十进制计数器，利用其清零端或预置数端，外加适当的门电路连接而成。

也可用两个（或以上）模为N的计数器级联，实现模为N×N的计数器。

控制清零端来获得任意进制计数器，适用于具有异步或同步清零端的集成计数器。缺点是电路存在一个极短的过渡状态，且清零的可靠性较差。如上图所示。

任务112.反馈置位法（置数法）

利用计数器的预置数控制端来获得任意进制计数器，适用于具有异步或同步预置端的集成计数器，如图示。（a）电路连接图

（b）状态转换图

任务113.级联法

利用已有的中规模集成计数器，经级联得到所需任意进制计数器，是数字电路中的一项关键技术。

如图示，两片4位二进制加法计数器74161采用同步级联方式构成8位二进制同步加法计数器，模为16×16=256。

在第15个计数脉冲到来时，第1片75161的输出为Q3Q2QlQ0=1111，第2片75161的输出为Q7Q6Q5Q4=0000，当第16个计数脉冲到来时，第1片75161的输出为Q3Q2QlQ0=0000，第2片75161的输出为Q7Q6Q5Q4=0001；以此类推，以后每16个脉冲到来时，片1完成一个计数周期，片2增加1，直到第255个脉冲到来时，片1的输出为Q3Q2QlQ0=1111，片2输出亦为Q7Q6Q5Q4=1111，则第256个脉冲到来时，两片计数器同时清零，完成一个计数周期。任务2寄存器及应用111.查阅图示移位寄存器集成块74194的性能参数及引脚功能。一、任务描述2.连接仿真测试电路如图，检查无误后接通电源。

任务211

数码寄存器是数据系统中用来存储代码和数据的重要逻辑部件。具有接收数码、保存数码和清除原有数码的功能。可以由一个或者多个触发器组成。

一个触发器就是一种可以存储一位二进制数的寄存器。存储N位二进制代码则需要N个触发器。二、数码寄存器

图示是由D触发器组成的4位集成寄存器74LSl75的逻辑电路图。

任务2111.单向移位寄存器（1）4位串入—串/并出单向移位寄存器三、移位寄存器

任务211时序图

移位寄存器中的数码在连续四个CP脉冲作用后,在Q3、Q2、Q1和Q0端得到并行输出信号，可由Q3、Q2、Q1和Q0并行输出；若再连续输入CP脉冲,可在串行输出端Vo端得到串行输出信号。所以，移位寄存器具有串行输入—并行输出和串行输入—串行输出两种工作方式。任务211（2）串/并入—串出单向移位寄存器

任务212.双向移位寄存器

将右移寄存器和左移寄存器组合起来，并引入控制端S便构成既可左移又可右移的双向移位寄存器，如图示。当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，此时，在CP脉冲作用下，实现右移寄存。当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，此时，在CP脉冲作用下，实现左移寄存。任务213.集成双向移位寄存器74194

任务211任务3时序逻辑电路分析与设计11

分析一个时序电路，就是要找出给定时序电路的逻辑功能。具体地说，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。

时序电路的逻辑功能可以用输出方程、驱动方程和状态方程全面描述。因此，只要能写出给定逻辑电路的这三个方程，那么它的逻辑功能也就表示清楚了。根据这三个方程，就能够求得在任何给定输入变量状态和电路状态下电路的输出和次态。一、时序逻辑电路分析1.同步时序逻辑电路的分析方法分析时序逻辑电路的一般步骤如下：（1）根据给定的时序电路图写出下列各逻辑方程式：

①各触发器的时钟方程。

②时序电路的输出方程。

③各触发器的驱动方程。（2）将驱动方程代入相应触发器的特性