第11章门电路和组合逻辑电路

（2-1）第11章集成逻辑门电路1概述2半导体二极管和三级管的开关作用3基本逻辑门电路（2-2）§11.1概述用以实现基本逻辑运算或复合逻辑运算的单元电路，称为门电路。常用的门电路有：与门、或门、非门、与非门、或非门、与或非门、异或门、同或门等等。（2-3）在电子电路中，用高、低电平分别表示逻辑1和0两种逻辑状态。正逻辑：高电平表示“1”，低电平表示“0”负逻辑：高电平表示“0”，低电平表示“1”芯片手册：一般采用H表示高电平，L为低电平

在本书中，采用的是正逻辑。问题：0/1如何表示的？基本的逻辑门的怎么实现的？总线技术的基础三态门的工作原理是什么？（2-4）（2-5）获得高低电平的基本原理：ViVo+UCCRS输入信号输出信号开关S打开，Vo=+UCC，输出高电平；开关S闭合，Vo=0，输出低电平；在电子电路中，开关S是用半导体二极管或三极管实现的——二极管或三极管的开关作用。输入信号Vi控制开关S

的状态（2-6）RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCC发射结正偏，集电结反偏。11.2.2晶体管的开关作用§11.2三极管的开关作用（2-7）R1R2AF+uccuAtuFt+ucc0.3V三极管的开关特性：11.2.2半导体三极管的开关特性（2-8）总结：数字电路就是利用晶体管的开关作用进行工作的。晶体管时而从截止跃变到饱和，时而从饱和跃变到截止；不是工作在饱和状态，就是工作在截止状态，只是在饱和和截止两种工作状态转换的瞬间才经过放大状态。11.2.2半导体三极管的开关特性（2-9）分离元件门电路缺点1、体积大、工作不可靠。2、需要不同电源。3、各种门的输入、输出电平不匹配。（2-10）特点：体积小、可靠性高、速度快，

输入、输出电平匹配分类：TTL、MOS管等。11.3.2TTL集成门电路（2-11）1、TTL“与非”门电路多发射极晶体管二极管“与”门A＆BYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V输入级放大级输出级（2-12）1、任一输入为低电平“0”（0.3V）时“0”不足以让T2、T5导通发射结正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三个PN结导通需2.1V1、TTL“与非”门电路（2-13）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCuo1、任一输入为低电平“0”（0.3V）时“0”1Vuo=5-uR2-ube3-ube43.4V——高电平“1”！1、TTL“与非”门电路（2-14）“1”高电位“1”全反偏1V2、输入全为高电平“1”（3.4V）时+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全导通1、TTL“与非”门电路（2-15）“1”全反偏1V2、输入全为高电平“1”（3.4V）时+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全导通饱和VY=0.3V——低电平“0”高电位“1”1、TTL“与非”门电路（2-16）1）电压传输特性2、TTL“与非”门电路的特性与非门的输出电压与输入电压之间的对应关系

(b)特性曲线(a)实验电路（2-17）2）噪声容限电压

2、TTL“与非”门电路的特性由TTL门电路的输出特性曲线可知，TTL门电路的输出高低电平不是一个值，而是一个范围。同样，它的输入高低电平也有一个范围，即它的输入信号允许一定的容差，称为噪声容限。

噪声容限示意图（2-18）3）TTL门电路的扇出系数NO

2、TTL“与非”门电路的特性描述门电路输出端最多所能带的同类门电路的个数它表示门电路的带负载能力。对于TTL与非门，NO>8。4）TTL与非门传输延迟时间tpd

TTL与非门传输延迟时间示意图导通延迟时间tpd1——从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间。

截止延迟时间tpd2——从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间。

传输延迟时间tpd是tpd1和tpd2的平均值。即

（2-19）1）三态输出“与非”门电路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特点：它的输出除出现高电平和低电平外，还可以出现高阻状态。E控制端A、B输入端3、其他类型的TTL门电路

（2-20）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE当控制端E=“1”时：D截止电路处于工作状态。三态输出“与非”门电路（2-21）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE当控制端E=“0”时：D导通输出端处于开路状态。高阻态截止截止三态输出“与非”门电路（2-22）符号功能表&ABYE△三态输出“与非”门的图形符号及功能说明：由于电路结构不同，也有当控制端为高电平时出现高阻态，为低电平时处于工作状态。三态输出“与非”门电路（2-23）１００三态门主要作为TTL电路与总线间的接口电路用途：结论：E1、E2、E3分时接入高电平，总线就会轮流接受各个三态门的输出。公用总线&△E1&△E2&△E3（2-24）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL“与非”门电路1）集电极开路“与非”门电路（OC门）3、其他类型的TTL门电路

（2-25）+5VYR2R1T2R3T1T5B1C1ABCOC门电路无T3、T4晶体管T5集电极开路！2）集电极开路“与非”门电路（OC门）3、其他类型的TTL门电路

（2-26）+5VYR2R1T2R3T1T5B1C1ABCOC门电路工作时，T5的集电极（输出端）外接电源U和电阻RL，作为OC门的有源负载。RLUCC集电极开路“与非”门电路（OC门）（2-27）OC门可以实现“线与”功能Y=Y1Y2Y3输出级UCCRLT5T5T5集电极开路“与非”门电路（OC门）&&&UCCY1Y2Y3YRLOC1OC2OC3（2-28）Y=Y1Y2Y3?任一导通Y=0UCCRLY1Y2Y3Y（2-29）全部截止Y=1所以：Y=Y1Y2Y3!Y=Y1Y2Y3?UCCRLY1Y2Y3Y（2-30）MOS逻辑门电路是继TTL之后发展起来的另一种应用广泛的数字集成电路。由于它功耗低，抗干扰能力强，工艺简单，几乎所有的大规模、超大规模数字集成器件都采用MOS工艺。就其发展趋势看，MOS电路特别是CMOS电路有可能超越TTL成为占统治地位的逻辑器件。CMOS逻辑门电路是由N沟道增强型MOS管和P沟道增强型MOS管互补而成，通常称为互补型MOS逻辑电路，简称CMOS逻辑电路。

11.3.2CMOS门电路（2-31）一、CMOS非门11.3.2CMOS门电路CMOS非门电路结构CMOS非门的基本电路结构如图所示，其中TP是P沟道增强型MOS管，TN是N沟道增强型MOS管。假如TP和TN的开启电压分别为UTP和UTN，则要求。当输入为低电平，即0时，?截止，?导通，故，输出高电平；当输入为高电平，即VDD时，截止，导通，故，输出低电平。所以该电路实现了非逻辑。1、电路结构及工作原理

（2-32）一、CMOS非门11.3.2CMOS门电路2、电压传输特性

CMOS非门的电压传输特性设，且，TP和TN具有同样的导通内阻RON和ROFF截止内阻，则输出电压随输入电压变化的曲线，即电压传输特性如图所示。（2-33）二、其他形式的CMOS门电路11.3.2CMOS门电路1、CMOS与非门电路驱动管和为N沟道增强型MOS管，两者串联，负载管和为P沟道增强型MOS管，两者并联，负载管整体与驱动管相串联。当A、B两个输入端均为高电平时，和截止，和导通，Y输出低电平；当A、B两个输入端中有一个以上为低电平（例如，A端为低电平）时，导通，其他管均截止，Y输出高电平，实现了与非逻辑。CMOS与非门电路在结构上也是互补对称的，因此它具有和CMOS非门电路相同的优点。CMOS与非门（2-34）二、其他形式的CMOS门电路11.3.2CMOS门电路2、CMOS或非门电路驱动管和为N沟道增强型MOS管，两者并联，负载管和为P沟道增强型MOS管，两者串联，驱动管整体与负载管相串联。当A、B两个输入端全为“1”或其中一个为“1”时，输出端Y为低电平；只有当A、B全为“0”时，Y才输出高电平。实现了或非逻辑关系。CMOS或非门电路（2-35）逻辑电路组合逻辑电路时序逻辑电路任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。任意时刻的输出除与该时刻的输入有关外，还与电路原来的状态有关。11.4.1组合逻辑电路的特点§11.4组合逻辑电路的分析与设计（2-36）11.4.1组合逻辑电路的特点§11.4组合逻辑电路的分析与设计

组合逻辑电路框图图中表示输入变量，表示输出变量。输出变量与输入变量之间的逻辑关系可以用逻辑函数表示：

（2-37）=1=1A≥1BCI＆1SCO全加器组合逻辑电路该组合逻辑电路有三个输入变量、两个输出变量，无论任何时刻，只要输入变量A、B、CI的取值确定了，则输出变量S和CO的取值也随之确定，与电路过去的工作状态无关。11.4.1组合逻辑电路的特点§11.4组合逻辑电路的分析与设计（2-38）任何一个组合逻辑电路（逻辑图）都实现一定的逻辑功能，为了直观地描述其逻辑功能，需要将其转换为逻辑函数表达式或逻辑真值表的形式。二、逻辑功能的描述=1=1A≥1BCI＆1SCO全加逻辑功能（2-39）1、由给定的逻辑图写出逻辑关系表达式。分析步骤：2、用逻辑代数或卡诺图对逻辑代数进行化简。3、列出输入输出状态表并得出结论。电路结构输入输出之间的逻辑关系（逻辑功能）11.4.2组合逻辑电路的分析（2-40）例1：分析下图的逻辑功能。

1、由逻辑图写出逻辑式方法：从输入端到输出端，依次写出各个门的逻辑式，最后写出输出变量Y的逻辑式。ABY&G1&G2&G3&G4XY1Y2（2-41）例1：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y21、由逻辑图写出逻辑式G1门：G2门：G3门：G4门：对逻辑式进行化简！（2-42）例1：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y21、由逻辑图写出逻辑式反演律！（2-43）例1：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表1（2-44）例1：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表11（2-45）例1：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表11其余填“0”！00（2-46）例1：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y23、分析逻辑功能11结论：当输入A、B不同为“1”或“0”时，输出为“1”；否则，输出为“0”。

——“异或”门电路00=1（2-47）任务要求最简单的逻辑电路分析步骤：11.4.3组合逻辑电路的设计b、定义输入和输出变量的逻辑状态（1和0）。3、选择组成逻辑图的器件类型。可选用小规模集成门电路组成相应的逻辑电路，也可选用中规模集成的常用逻辑器件或可编程逻辑器件等构成相应的逻辑电路。2、根据逻辑状态表写出逻辑表达式；1、进行逻辑抽象。 a、确定输入变量和输出变量。事件的原因为输入变量，事件的结果为输出变量。c、根据逻辑要求，列逻辑状态表；（2-48）任务要求最简单的逻辑电路b、使用中规模集成的常用组合逻辑电路时，需要将逻辑函数变换为适当的形式，以便能用最少的器件和最简单的连线接成所要求的逻辑电路。分析步骤：5、根据化简或变换后的逻辑函数式，画出逻辑图。4、将逻辑函数化简成适当的形式。 a、使用小规模集成的门电路进行设计时，需要将逻辑函数化简成最简形式；3.2.2组合逻辑电路的设计方法（2-49）例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1、首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出是Y，指示灯亮是“1”，否则是“0”。2、根据题意列出逻辑状态表、逻辑式、最终画出逻辑图。（2-50）例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。逻辑状态表1）、根据要求列出逻辑状态表（2-51）例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。2）、根据逻辑状态表写出逻辑表达式逻辑状态表（2-52）例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。3）、将逻辑表达式化成最简式用卡诺图化简ABC0001111001ABBCAC（2-53）4）、根据逻辑表达式画出逻辑图。B&AB1Y&C&（2-54）&&AB&C&Y若用与非门实现（2-55）在各种数字系统中，有些逻辑电路（编码器、译码器、数据选择器、计数器、加法器等等）经常、大量出现，为了使用方便，已经把这些逻辑电路制成了中、小规模集成的标准化集成电路产品，可以直接使用，而不用重复设计这些逻辑电路。§11.5常用的组合逻辑器件（2-56）11.11.1加法器两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化成若干步加法运算进行。因此，加法器是构成算术运算器的基本单元。二进制加法器可以用门电路组成的组合逻辑电路来实现。（2-57）！注意：

二进制的加法运算同逻辑加法运算的含义 不同。前者是数的运算，而后者是逻辑运 算。二进制加法：1+1=10逻辑加法：1+1=1（2-58）二进制加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位送来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。（2-59）举例：A=1011,B=1001,计算A+B10111001+010110011（2-60）所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。进位数(C)半加本位和数(S)A + B

半加和0 + 0 = 0 00 + 1 = 0 11 + 0 = 0 11 + 1 = 1 0一、1位加法器1、半加器（2-61）——用组合逻辑电路实现“半加”A B C S0 0 0 00 1 0 11 0 0 11 1 1 01、列出逻辑状态表2、由逻辑状态表写出逻辑表达式一、1位加法器1、半加器（2-62）3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）A1&B1&&S&1C（2-63）A、B同为“1”或“0”时，S=0；否则，S=1。

——

“异或”门3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）（2-64）ABS=1AB∑COSC进位输出C&3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）（2-65）当多位数相加时，半加器可用于最低位求和，并给出进位数。第二位以上的相加则会有两个待加数Ai和Bi，还有一个来自前面低位送来的进位数Ci-1。这三个数相加，得出本位和数（全加和数）Si和进位数Ci。这种相加就叫“全加”。2、全加器10111001+010110011ABCS全加半加（2-66）Ai、Bi：加数； Ci-1：低位的进位；Si：本位和； Ci：进位。2、全加器（2-67）2、全加器图形符号AiBi∑COSiCiCi-1CI（2-68）二、多位加法器两个多位数相加时，每一位都是带进位相加的，因而必须用全加器。只要依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，就可以构成多位加法器了。（2-69）A0B0∑CIS0C0COA1B1∑CIS1C1COA2B2∑CIS2C2COA3B3∑CIS3C3CO例：用4个全加器组成一个逻辑电路来实现两个四位数的二进制的加法运算。(1101)2+(1011)21101101110101011计算结果：1101+1011=11000二、多位加法器2快速进位加法器74LS283（2-71）1、)编码器(Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：8421BCD码中，用1000表示数字8如：ASCII码中，用1000001表示字母A等编码器：具有编码功能的逻辑电路。11.11.2.1编码器11.11.2若干典型的组合逻辑集成电路（2-72）能将每一个编码输入信号变换为不同的二进制的代码输出。

如8线-3线编码器：将8个输入的信号分别编成8个3位二进制数码输出。如BCD编码器：将10个编码输入信号分别编成10个4位码输出。编码器的逻辑功能：1、)编码器(Encoder)的概念与分类（2-73）编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。1、)编码器(Encoder)的概念与分类（2-74）二进制编码器的结构框图普通二进制编码器1、编码器的工作原理

I0

I1

Yn-1

Y0

Y1

1n2-I二进制

编码器

2n个

输入

n位二进制码输出

（2-75）(1)4线─2线普通二进制编码器(设计)1000010000100001Y0Y1I3I2I1I0

（2）逻辑功能表编码器的输入为高电平有效。

（a）逻辑框图4输入二进制码输出110110001、编码器的工作原理（2-76）（2-77）(2.)键盘输入8421BCD码编码器（分析）代码输出使能标志编码输入

（2-78）

输入输出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

该编码器为输入低电平有效2.键盘输入8421BCD码编码器功能表

（2-79）当所有的输入都为1时，Y1Y0=？Y1Y0=00无法输出有效编码。结论：普通编码器不能同时输入两个已上的有效编码信号I2=I3=1,I1=I0=0时，Y1Y0=？Y1Y0=00（2-80）3.优先编码器

优先编码器的提出：

实际应用中，经常有两个或更多输入编码信号同时有效。

必须根据轻重缓急，规定好这些外设允许操作的先后次序，即优先级别。

识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。（2-81）(2)优先编码器线(4─2线优先编码器)（设计）（1）列出功能表输入输出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）写出逻辑表达式（3）画出逻辑电路（略）输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为I0I3~输入为编码信号I3

I0输出为Y1Y03321IIIY+=33210IIIIY+=（2-82）优先编码器中，允许同时输入两个以上的编码信息。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。下面对74LS148系列集成优先二进制编码器的工作原理进行介绍。二、优先编码器（2-83）74LS148优先编码器有9个输入和5个输出，且均以低电平作为有效信号。8线-3线74LS148优先编码器框图8线-3线74LS148优先编码器（2-84）74LS148优先编码器8线-3线74LS148优先编码器逻辑图11＆＆1111111111＆≥1＆≥1＆≥1基本电路（2-85）8线-3线74LS148优先编码器逻辑图74LS148优先编码器11＆＆1111111111＆≥1＆≥1＆≥1控制电路：控制编码器的工作状态扩展编码功能（2-86）74LS148功能表1、在EI=0时，编码器工作，并允许同时有多个输入端为低电平，即有输入信号。EI=0时，编码器不工作。（2-87）2、I7的优先权最高，I0的优先权最低。即当I7=0时，无论其它输入端有无输入信号（表中以×表示），输出端只给出I7的编码，以此类推。74LS148功能表（2-88）3、表中的3种输出组合“111”，可以由EO、GS的状态加以区别。74LS148功能表（2-89）例：用两片74LS148接成16线-4线优先编码器。将A0~A1516个低电平输入信号编为4位二进制代码。其中A15的优先权最高，A0的优先权最低。（2-90）74LS148(1)74LS148(2)74LS148(2)的输出74LS148(1)的输出（2-91）用两片74LS148接成的16线-4线二进制优先编码器逻辑图（2-92）11.11.3译码器译码和编码的过程相反。编码是指将某种信号或十进制数（输入）编成二进制代码（输出）；译码是将二进制代码（输入）按其编码时的原意译成对应的信号或十进制数码（输出）。（2-93）一、3-8线译码器3-8线译码器是一种全译码器（二进制译码器）。全译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高（低）电平。3线-8线译码器3线-8线译码器框图（2-94）一、3-8线译码器根据3-8线译码器的逻辑功能可以列出它的逻辑真值表（2-95）一、3-8线译码器根据真值表可以写出逻辑函数式（2-96）一、3-8线译码器根据逻辑函数式可以画出3-8线译码器的逻辑图3-8线译码器的逻辑电路原理图（2-97）74LS1383线-8线译码器74LS138是用TTL与非门组成的3线-8线译码器。74LS1383线-8线译码器74LS1383线-8线译码器框图（2-98）74LS1383线-8线译码器74LS138的逻辑电路图74LS1383-8线译码器的电路原理图（2-99）74LS1383线-8线译码器功能表（2-100）74LS1383线-8线译码器功能表（2-101）【例】试用两片74LS138组成4-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。例题的逻辑图分析：

由74LS138的逻辑功能表11.11.2可知，控制端、时译码器才能工作，否则译码器不工作。因此，可以用第4个代码输入端作为高位端，通过该端的状态分别控制两片74LS138芯片的工作状态。

（2-102）【例】试用两片74LS138组成4-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。例题的逻辑图分析：

由74LS138的逻辑功能表11.11.2可知，控制端、时译码器才能工作，否则译码器不工作。因此，可以用第4个代码输入端作为高位端，通过该端的状态分别控制两片74LS138芯片的工作状态。

（2-103）用译码器设计组合逻辑电路例：试用3线-8线译码器74LS138设计一个多输出的组合逻辑电路。输出的逻辑函数式为：（2-104）分析：当S1=1，S2+S3=0（即译码器处于工作状态）时，若将A0、A1、A2作为输入逻辑变量，则8个输出端给出的就是这3个输入变量的全部最小项m0~m7。利用附加的门电路将这些最小项适当地组合起来，便可实现任何形式的三变量组合逻辑函数。74LS138（2-105）解：将给出的逻辑函数表达式写成最小项之和的形式（2-106）解：画出逻辑电路图（2-107）二进制代码(机器代码)译码特定的输出信号控制数码显示器，直观地显示数字量。译码显示系统：二-十进制数码显示译码器数码显示器二、显示译码器（2-108）数码显示器结构字形重叠式：分段式：点矩阵式：辉光数码管荧光数码管半导体显示器—七段显示器液晶显示器数码显示器（2-109）常用的：七段显示器

—用七个发光字段来构成09十个数字。abcdefg每个发光字段是一个发光二极管（PN结）：

磷砷化镓（GaAsP)（2-110）七段显示器：显示数字情况abcdfg09

abcdefg1

01100002

1101101e

0

11111103

1111001401100119

11110118

1111111

（2-111）74LS4812345678161514131211109输入输入输出：接七段显示器甩空（用于测试）74LS48：BCD—七段译码器/驱动器管脚图（2-112）

0001

0110000

0010

1101101

00001111110DCBAabcdefg09

(8421)

0011

1111001

01000110011

01011011011

01101011111

1000

1111111

10011111011

01111110000abcdfge74LS48功能表（2-113）74LS48与七段显示器的连接：（共阴极）译码显示系统：bfacdegbfacdegDCBA74LS48(高)(低)（2-114）“1”•••

ab•••g

共阴极七段显示器工作示意图：（2-115）11.11.4数据选择器作用：从一组(几路)数据中选择一路信号输出。数据选择器又称多路开关。选择端输入数据输出数据功能示意图:D3D2D1D0YA1A0数据选择器地址代码端（2-116）A1A0D3D2D1D0Y选择端输入数据输出数据S使能端2选1：A08选1：A2A1A04选1：A1A0逻辑关系输入控制端输入数据：输出：

Y=Di

。使能端

S:选择端（输入地址代码）输出控制D3D2D1D0;D7D6D5D4D3D2D1D0；（2-117）一、数据选择器的工作原理以4选1数据选择器为例介绍数据选择器的工作原理。

（2-118）一、数据选择器的工作原理1、列出4选1数据选择器的逻辑功能表。其中为数据输入端，为数据选择端。2、由逻辑功能表可以写出输出与输入之间的逻辑表达式（2-119）一、数据选择器的工作原理3、由逻辑表达式画出4选1数据选择器的逻辑电路图（2-120）74LS153是一种集成的双4选1数据选择器1、74LS153有两个完全相同的4选1数据选择器。2、两个数据选择器有公共的地址输入端，而数据输入端和输出端各自独立。3、给定不同的地址代码（A0A1的状态组合），即可从4个数据中选出所要的一个，送到输出端Y。10D12D22S1和S2是附加控制端，用于控制电路的工作状态和扩展功能。（2-121）输出的逻辑表达式：74LS153的逻辑图（2-122）74LS153的功能图输出的逻辑表达式：使能端选择端输出端A1A0Y00

0D000

1D101

0D201

1D31

0禁止状态单个4选1数据选择器的功能图（2-123）74LS153管脚图选择端选择端使能端：低电平有效使能端：低电平有效数据输入端数据输入端

输出端

输出端74LS15312345678161514131211109（2-124）例题试用双4选1数据选择器74LS153组成一个8选1的数据选择器。分析：

如果用两个4选1数据选择器，可以有8个数据输入端，输入端够用。为了能指定8个输入数据中的任何一个，必须用3位输入地址代码（23=8种组合）。而4选1数据选择器的输入地址代码只有两位，第三位地址输入端只能借用控制端。（2-125）例：试用双4选1数据选择器74LS153组成一个8选1的数据选择器。二、数据选择器的应用1、数据选择器的扩展（2-126）2、用数据选择器设计组合逻辑电路分析：具有两位地址输入A1、A0的4选1数据选择器在S=1时，输出与输入的逻辑关系：若A1、A0将作为两个输入变量，同时令D0~D3为第三个输入变量的适当状态（包括原变量、反变量、1和0），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路。使能端选择端输出端A1A0Y00

0D000

1D101

0D201

1D31

0（2-127）例题试用4选1数据选择器实现如下要求的三变量组合逻辑电路。解：将上式化为与4选1数据选择器的输出逻辑函数完全符合的形式。将该结果与4选1数据选择器的输出逻辑函数对照得出：（2-128）根据得出的关系式，连接电路图即可得出所需要的组合逻辑电路。（2-129）§11.6组合逻辑电路中的竞争-冒险现象

前面