第5章VHDL基本描述语句

第5章VHDL基本描述语句顺序语句:用来实现模型的算法描述并行语句:则用来表示各模块算法描述之间的连接关系。本章内容：5.1顺序语句按照语句的出现顺序加以执行的。激活后按顺序逐一的被执行，前面语句的执行结果可能直接影响后面语句的结果。但是从时钟的角度来看，所有语句又都是在激活的那一时刻被执行，信号的延迟不会随语句的顺序而改变，因为信号的延迟只和硬件的延迟有关。只能用在进程、子程序（函数和过程）内部，不能在结构体中直接使用。

5.1顺序语句VHDL顺序语句种类：赋值语句IF语句CASE语句LOOP、EXIT、NEXT语句WAIT语句NULL语句顺序赋值语句主要用在进程和子程序中，包括信号赋值和变量赋值两种，在进程中顺序执行。5.1.1赋值语句信号在实体、结构体中定义，可作为结构体内多个进程的连接信号。变量只能在进程或子程序内定义，只在该进程或子程序中使用。语句格式：变量赋值目标:=赋值源；信号赋值目标<=赋值源；比较：（1）信号赋值有一定的延时，在时序电路中，在时钟信号触发下的信号赋值，目标信号要比源信号延迟一个时钟周期；变量赋值语句立即执行，没有延时。（2）进程中同一变量多次赋值时按顺序立即执行，而信号多次赋值时，只有进程结束前最后一个赋值被执行。5.1.1赋值语句例5-3architectureBehavioraloffuzhiissignald1:std_logic;beginprocess(clk,rst)beginifrst='0'then d1<='0'; q<='0';

elsif

clk'eventandclk='1'then d1<=d; q<=d1; endif;endprocess; endBehavioral;5.1.1赋值语句例5-4architectureBehavioraloffuzhiisbeginprocess(clk,rst)variabled1:std_logic;beginifrst='0'then d1:='0'; q<='0';

elsif

clk'eventandclk='1'then d1:=d; q<=d1; endif;endprocess; endBehavioral;5.1.1赋值语句图5-1波形仿真图图5-2RTL原理图5.1.1赋值语句图5-3波形仿真图图5-4RTL原理图【例5-5】SIGNALS1，S2：STD_LOGIC；SIGNALSVEC：STD_LOGIC_VECTOR(0TO7)；...PROCESS(S1，S2)ISVARIABLEV1，V2：STD_LOGIC；BEGIN

V1:=‘1’；

--立即将V1置位为1

V2:=‘1’；

--立即将V2置位为1

S1<=‘1’；

--S1被赋值为1

S2<=‘1’；

--不是最后一个赋值语句故不作任何赋值操作多个赋值源

SVEC(0)<=V1；--将V1在上面的赋值1，赋给SVEC(0)SVEC(1)<=V2；--将V2在上面的赋值1，赋给SVEC(1)SVEC(2)<=S1；

--将S1在上面的赋值1，赋给SVEC(2)SVEC(3)<=S2；

--将最下面的赋予S2的值‘0’，赋给SVEC(3)

V1:=‘0’；

--将V1置入新值0

V2:=‘0’；

--将V2置入新值0

S2<=‘0’；

--对S2最后一次赋值，赋值有效

SVEC(4)<=V1；--将V1在上面的赋值0，赋给SVEC(4)SVEC(5)<=V2；--将V2在上面的赋值0，赋给SVEC(5)SVEC(6)<=S1；--将S1在上面的赋值1，赋给SVEC(6)SVEC(7)<=S2；--将S2在上面的赋值0，赋给SVEC(7)ENDPROCESS；多个赋值源不完整IF语句二选一IF语句多重条件IF语句IF语句嵌套5.1.2IF语句

不完整IF语句语句格式：

IF条件THEN

顺序执行语句；

ENDIF；

执行过程：如果条件成立，即条件表达式为TURE，则执行顺序语句，否则跳过顺序语句结束IF。由于该IF语句中没有指出条件不满足时做何操作，即在条件句中没有给出各种可能的条件时的处理方式，所以是一种不完整的条件语句。

不完整IF语句作用：形成锁存，用于构成时序电路，而组合电路只能使用完整的IF语句。

例5-6：

IF(clk’eventandclk=’1’)thenQ<=d;Endif;

二选一IF语句语句格式：

IF条件THEN

顺序执行语句1;ELSE

顺序执行语句2;ENDIF;

执行过程：如果条件成立，则执行顺序语句1，否则执行顺序语句2。

完整的描述了条件成立、不成立时的操作，对应组合电路的二选一选择结构。典型应用：二选一电路

ifsel=‘0’then

q<=d0;

else

q<=d1;

endif;

二选一IF语句语句格式：

IF条件THEN

顺序执行语句；

ELSIF条件THEN

顺序执行语句；

：

：

ELSIF条件THEN

顺序执行语句；

ELSE

顺序执行语句；

ENDIF；

多重条件IF语句注意：ELSIF可以多次使用，而ELSE仅能使用一次。

例：4位宽的四选一多路选择器的功能。

Libraryieee;

Useieee.std_logic_1164.all;

Entitymux4is

Port(a,b,c,d:instd_logic_vector(3downto0);

S:instd_logic_vector(1downto0);

X::outstd_logic_vector(3downto0));

Endmux4;多重条件IF语句Architecturearchmux4ofmux4is

Begin

Mux4:process(a,b,c,d,s)

Begin

Ifs=”00”then

X<=a;

Elsifs=”01”then

X<=b;

Elsifs=”10”then

X<=c;

Else

X<=d;

Endif;

Endprocessmux4;

Endarchmux4;多重条件IF语句语句格式：

IF条件1THEN

IF条件2THEN

顺序语句;

ENDIF;

…

ENDIF;IF语句嵌套例5-9：

Libraryieee;

Useieee.std_logic_1164.all;

Useieee.std_logic_unsigned.all;

Useieee.std_logic_arith.all;

entitycnt4is

port(rst:instd_logic;

clk:instd_logic;

en:instd_logic;

cnt:bufferstd_logic_vector(3downto0)

);

endcnt4;IF语句嵌套architectureBehavioralofcnt4is

begin

process(clk,rst,en)

begin

ifrst='0'then

cnt<="0000";

elsif

clk'eventandclk='1'then

ifen='1'then

cnt<=cnt+1;

endif;

endif;

endprocess;

endBehavioral;IF语句嵌套5.1.3CASE语句一般格式为：

CASE条件表达式ISWHEN值1=>顺序语句1;WHEN值2=>顺序语句2;WHEN值3=>顺序语句3;……WHENOTHERS=>顺序语句m;ENDCASE;5.1.3CASE语句WHEN选择值表示：

单个值；并列数值：值1|值2|值3|…|值n；数值范围：值1TO值n；混合方式：上述3种的混合。5.1.3CASE语句注意：

WHEN的数量无限制，但不能共用相同值；WHEN语句的值必须覆盖表达式的所有值；只能有一个OTHERS，且位于最后。5.1.3CASE语句例5-10

Architecturearchmux4ofmux4isBeginMux4:process(a,b,c,d,s)BeginCasesisWhen"00"=>X<=a;When"01"=>X<=b;When"10"=>X<=c;When"11"=>X<=d;Whenothers=>Null;--空语句

Endcase;Endprocessmux4;Endarchmux4;5.1.3CASE语句例5-11：IF与CASE混合使用

Mux4:process(EN,a,b,c,d,s)BeginIFEN=’0’thenX<=”0000”;ELSECasesisWhen"00"=>X<=a;When"01"=>X<=b;When"10"=>X<=c;When"11"=>X<=d;Whenothers=>Null;--空语句

Endcase;ENDIF;Endprocessmux4;【例】case语句使用中几种容易发生的错误

SIGNALvalue:INTEGERRANGE0TO15;SIGNALout1:STD_LOGIC;...CASEvalueIS--缺少以WHEN引导的条件句

ENDCASE；

...CASEvalueISWHEN0=>out1<='1';--value2～15的值未包括进去

WHEN1=>out1<='0';ENDCASE...CASEvalueISWHEN0TO10=>out1<='1';--选择值中5～10的值有重叠

WHEN5TO15=>out1<='0';ENDCASE;5.1.4LOOP语句两种循环控制语句：

FORLOOP循环和WHILELOOP循环。

FORLOOP循环主要用在规定数目的重复情况；WHILELOOP则根据控制条件执行循环直到条件为FALSE。FORLOOP格式：［标号:］FOR循环变量

IN循环次数范围

LOOP

顺序处理语句;ENDLOOP[标号];FORLOOP语句循环变量:属于LOOP语句的局部变量，不需要事先定义，也不能被赋值，它的值从循环次数范围的初值开始，执行一次顺序语句自动加一，当其值超出循环次数范围时，则退出循环语句。FORLOOP语句例5-12ARCHITECTUREbehaveOFpcISBEGIN

PROCESS(a)VARIABLEtmp:STD_LOGIC;BEGIN

tmp:='0';FORiIN0TO7LOOP

tmp:=tmpXORa(i);ENDLOOP;y<=tmp;ENDPROCESS;ENDbehave;WHILELOOP格式：

[标号：］WHILE条件LOOP

顺序处理语句

ENDLOOP[标号];

如果条件为真，则进行循环，否则结束循环。WHILELOOP语句WHILELOOP语句例5-13PROCESS(a)VARIABLEtmp:STD_LOGIC;VARIABLEI:INTEGER;BEGIN

tmp:='0';i:=0;Whilei<8loop

Tmp:=tmpXORa(i);I:=I+1;Endloop;y<=tmp;ENDPROCESS;5.1.5NEXT语句用在LOOP循环语句中，表示跳出本次循环，执行下一次循环或其他循环操作。语句格式：Next[循环标号][when条件表达式];

当条件表达式满足条件时，结束本次循环操作，跳转到[循环标号]对应的循环语句，若无[循环标号]语句，则结束本次循环，执行下一个循环操作。5.1.5NEXT语句【例5-14】计算8位数据总线DATA中“1”的个数。PROCESS(DATA)BEGINForIIN0TO7LOOPIFDATA(I)=’0’THENNEXT;--跳出本次循环，进行下一数据位判断

ELSEM<=M+1;--如数据总线本位信号为‘1’，则计数器M加1ENDIF;ENDLOOP;ENDPROCESS;5.1.5NEXT语句【例5-15】计算8位数据总线DATA中“1”的个数。PROCESS(DATA)BEGINForIIN0TO7LOOPNEXTWHENDATA(I)=’0’;--则跳出本次循环

M<=M+1;--如数据总线本位信号为‘1’，则计数器M加1ENDLOOP;ENDPROCESS;5.1.6EXIT语句用在LOOP循环语句中，表示表示退出整个循环操作。语句格式：

EXIT[循环标号];或EXIT[循环标号][WHEN条件];

5.1.6EXIT语句例5-16process(inp)variablem:std_logic_vector(2downto0);beginm:="111";foriin7downto0loopifinp(i)='0'then m:=m-1; else exit;endif;endloop;

outp<=m;endprocess; 5.1.8NULL语句空操作语句功能是使运行流程继续，进入下一条语句的执行。在CASE语句中使用，用于排除一些不用的条件。Signalinp:std_logic_vector(0to1);…caseinpiswhen"00"=>outp<="0001"; when"01"=>outp<="0010"; when"10"=>outp<="0100"; when"11"=>outp<="1000"; whenothers=>null;--排除inp其他取值

endcase;5.2并行语句并行语句是硬件描述语言与一般软件程序最大的区别所在，所有并行语句在结构体中的执行都是同时进行的，即它们的执行顺序与语句书写的顺序无关。这种并行性是由硬件本身的并行性决定的，即一旦电路接通电源，它的各部分就会按照事先设计好的方案同时工作。

5.2并行语句VHDL并行语句：赋值语句PROCESS进程语句元件例化语句BLOCK块语句GENERATE语句5.2.1并行信号赋值语句赋值语句在进程内使用是顺序执行，在进程外即在结构体中直接使用就是并行语句。并行信号赋值语句有3种形式：简单信号赋值、条件信号赋值和选择信号赋值。

简单信号赋值语句语句格式：目标信号<=表达式;例5-19：architectureBehavioralofgate2isbeginout1<=AandB; out2<=AorB;endBehavioral;

条件信号赋值语句语句格式：

目标信号<=表达式1WHEN条件1ELSE

表达式2WHEN条件2ELSE

表达式3WHEN条件3ELSE…

表达式n;

说明：从条件1开始逐项测定，一旦赋值条件为Ture，立即将相应表达式值赋给目标信号；其功能与进程中的IF语句相同；最后一项表达式可以不跟条件子句，以上所有条件都不满足时，将表达式n赋给目标信号。

条件信号赋值语句例5-20：ARCHITECTUREArcmuxOFmux4ISBEGINy<=i0WHENsel="00"ELSE--条件代入语句，句末无符号

i1WHENsel="01"ELSEi2WHENsel="10"ELSEi3;ENDarcmux;

选择信号赋值语句语句格式：

WITH选择条件表达式SELECT

目标信号<=表达式1WHEN选择值1,

表达式2WHEN选择值2,:

表达式nWHEN选择值n，

表达式WHENothers;

说明：根据选择条件表达式取值，将相应选择值对应的表达式赋给目标信号；该语句与CASE语句相似，要求覆盖条件表达式的所有取值，并且不允许有条件重叠现象。除最后一句外各子句句末全是‘,’，而不是‘;’

。

选择信号赋值语句例5-21：ARCHITECTUREArcmuxOFmux4ISBEGINWITHSELSELECTy<=i0WHEN"00",--使用“,”i1WHEN"01",i2WHEN"10",i3WHEN"11",‘Z’WHENothers;ENDarcmux;

5.2.2PROCESS进程语句进程语句是个复合语句，由顺序语句组成，进程内部的语句是顺序执行的。在一个结构体中可以有多个进程，各个进程是并发执行的，即结构体中多个进程的执行与各进程的书写顺序无关多进程间的通信依靠信号来传递。语句格式：

[进程标号：]PROCESS[（敏感信号列表）][说明部分];BEGIN

顺序描述语句；

[WAITUNTIL条件表达式];[WAITFOR时间表达式];ENDPROCESS[进程标号];5.2.2PROCESS进程语句语句组成：敏感信号列表列出启动进程的输入信号；也可以使用进程顺序部分的WAIT语句来控制进程的启动；WAIT语句和敏感列表只能出现一个，但可以有多个WAIT语句。说明部分用于定义一些进程内部有效的局部量，包括：变量、常数、数据类型、属性、子程序等，不允许定义信号。顺序描述部分描述进程模块的功能。一般采用IF语句描述算法，实现模块的行为功能。5.2.2PROCESS进程语句进程特点：进程状态独立的无限循环程序结构。进程有两种运行状态，即执行状态（激活）和等待状态（挂起）。当敏感信号列表中信号有变化或者WAIT条件满足时，进程进入执行状态，顺序执行进程内顺序描述语句，遇到ENDPROCESS语句后停止执行，自动返回起始语句PROCESS，进入等待状态。5.2.2PROCESS进程语句进程的并行性进程内部虽然是顺序语句，但其综合后的硬件是一个独立模块，所以进程内部的顺序语句具有顺序和并行双重性；不同进程是并行运行的，进程之间的通信通过信号传递，这也反映了信号的全局特征。时钟驱动

一般一个进程中只能描述针对同一时钟的同步时序逻辑，异步时序逻辑则需要由多个进程来表达。进程特点组合进程【例5-22

】ARCHITECTUREconnectOFmux1ISBEGIN

cale:--进程名

PROCESS(d0,d1,sel)--输入信号为敏感信号

VARIABLEtmp1,tmp2,tmp3:std_logic;--在进程中定义变量

BEGINtmp1:=d0ANDsel;--输入端口向变量赋值

tmp2:=d1AND(NOTsel);tmp3:=tmp1ORtmp2;q<=tmp3;--变量值赋给输出信号

ENDPROCESScale;ENDconnect;进程示例时序进程【例5-23】

ARCHITECTURErig_dOFffdISbeginprocess(clk)--时钟为敏感信号

beginifclk’eventandclk=’1’then--时钟clk的上升沿检测

q<=d;endif;endprocess;endrig_d；进程示例多进程并行

【例5-24】ENTITYmulISPORT(a,b,c,selx,sely:INBIT;

data_out:OUTBIT);ENDmul;ARCHITECTUREexOFmulISSIGNALtemp:BIT;BEGIN进程示例

p_a:PROCESS(a,b,selx)BEGINIF(selx='0')THENtemp<=a;ELSEtemp<=b;ENDIF;ENDPROCESSp_a;

p_b:PROCESS(temp,c,sely)BEGINIF(sely='0')THENdata_out<=temp;ELSEdata_out<=c;ENDIF;ENDPROCESSp_b;ENDex;多进程并行例6-16的综合结果多进程并行异步时序进程【例5-25】ARCHITECTUREcnt_4OFffdISsignalq0,q1:std_logic;begin

p_a:process(clk)--时钟clk为敏感信号

beginifclk’eventandclk=’1’then--时钟clk的上升沿检测

q0<=notq0;endif;endprocessp_a;

进程示例p_b:process(q0)--q0为敏感信号

beginifq0’eventandq0=’1’then--时钟q0的上升沿检测

q1<=notq1;endif;endprocessp_b;y<=q0&q1;endcnt_4;异步时序进程异步时序进程元件例化就是将预先设计好的设计实体定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引入一个新的低一级的设计层次。元件例化是可以多层次的，在一个设计实体中被调用安插的元件本身也可以是一个低层次的当前设计实体，因而可以调用其他的元件，以便构成更低层次的电路模块。5.2.3元件例化语句元件例化语句由两个语句组成：

元件说明语句（Component）和元件映射语句（Portmap）。其中component语句在结构体说明部分中定义，portmap语句在结构体并行执行语句中使用。5.2.3元件例化语句元件说明语句格式：Component元件名is[类属语句]Port(端口语句);Endcomponent;语句说明：

相当于对一个设计好的实体进行封装，留出对外的接口界面。其中，元件名为要定义模块的实体名；类属语句及端口语句的说明与要定义模块的实体相同，即名称及顺序要完全一致。元件说明语句在结构体的说明部分定义。

元件说明语句

完成元件与当前设计实体的连接，需要说明元件端口与其他模块的连接关系，即映射。VHDL映射方式有位置关联和名称关联两种方式。格式一：例化名：Portmap(元件端口1=>映射信号1,…,元件端口n=>映射信号n);

其中例化名相当于元件标号，是必须的；“=>”是关联符，采用名称关联，表示左边的元件端口与右边的映射信号相连；各端口关联说明的顺序任意。元件映射语句元件映射语句格式二：

例化名Portmap(映射信号1,映射信号2,…,映射信号n);

使用位置关联，采用顺序一致原则，即将元件说明语句中的端口按顺序依次与映射信号1到映射信号n连接。ORD41逻辑原理图层次化、结构化描述示例LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYND2ISPORT(A，B：INSTD_LOGIC；C：OUTSTD_LOGIC)；ENDENTITYND2；ARCHITECTUREARTND2OFND2ISBEGINC<=ANANDB；ENDARCHITECTUREARTND2；下层元件描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYORD41ISPORT(A1，B1，C1，D1：INSTD_L