实验二-组合逻辑电路的VHDL模型实验

实验二实验目的：掌握组合逻辑和时序逻辑电路的设计方法。掌握组合逻辑电路的静态测试方法。加深FPGA设计的过程，并比较原理图输入和文本输入的优劣。了解通用同步计数器，异步计数器的使用方法。理解积分分频器的原理。二、实验所需器件1、拨位开关。2、FPGA主芯片：EP1K30QC208。3、LED显示模块。三、实验原理译码器是输入数码和输出数码之间的对应关系，也就是说，“输入码和输出码之间的对应表”这应该算是设计译码器的必须条件。译码器常用来做码和码之间的转换器，也常被用于地址总线或用作电路的控制线。例如下面为常见的3×8译码器的真值表：A0A1AY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001 实验中可根据需要，为3×8译码器加入使能控制脚。 一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解决这个问题。1、分频结果＝来源频率×N/（2ⁿ－1）;2、频率波形不均匀。四、实验内容及数据记录1、编写3×8译码器的VHDL代码。3×8译码器的VHDL代码为：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDec3_8ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);EN:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDDec3_8;ARCHITECTUREBEHAVEOFDec3_8ISSIGNALSEL:STD_LOGIC_VECTOR(3DOWNTO0);BEGINSEL(0)<=EN;SEL(1)<=A(0);SEL(2)<=A(1);SEL(3)<=A(2);WITHSELSELECTY<="00000001"WHEN"0001","00000010"WHEN"0011","00000100"WHEN"0101","00001000"WHEN"0111","00010000"WHEN"1001","00100000"WHEN"1011","01000000"WHEN"1101","10000000"WHEN"1111","11111111"WHENOTHERS;ENDBEHAVE;用MaxPlusII对其进行编译仿真下载到市县乡实验箱后，在实验箱验验证实验结果，实验结果正确，并用WaveForm进行波形仿真，波形为：2、编写5/8分频器的VHDL代码。用MaxPlusII对其进行编译仿真。使用WaveForm进行波形仿真。2.1、5/8分频器的VHDL代码为libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclkdiv58isport(clk:instd_logic;c_out:outstd_logic);endentityclkdiv58;architectureoneofclkdiv58issignaldly:std_logic;signalqn:std_logic_vector(3downto0);beginprocess(clk)beginifclk'eventandclk='1'thendly<=qn(3);qn<=qn+5;endif;endprocess;c_out<=(qn(3)xordly)and(notclk);endarchitectureone;2.2、使用WaveForm进行波形仿真。波形为五、思考题请学生思考：如果要设计7/8分频器，需要如果进行改动？总结设计方法。7/8分频器的程序代码如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclkdiv78isport(clk:instd_logic;c_out:outstd_logic);endentityclkdiv78;architectureoneofclkdiv78issignaldly:std_logic;signalqn:std_logic_vector(3downto0);beginprocess(clk)beginifclk'eventandclk='1'thendly<=qn(3);qn<=qn+7;endif;endprocess;c_out<=(qn(3)xordly)and(notclk);endarchitectureone;设计m/n分频器的方法是：采用t（t>=L,2^L=n）位二进制的设计方法，从0开始，每隔m记录一次，然后运用这样的进程process(clk)beginifclk'eventandclk='1'thendly<=qn(t-1);