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文档简介

FPGA实验报告第二次实验：模块设计：新建模块文件

模块连接：创建下层文件：时钟产生模块：数据抽取模块：数据选择操作模块：创建VHDL文件：程序libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_arith.all;Useieee.std_logic_unsigned.all;EntityDataGateisPort(Input:instd_logic_vector(7downto0);Aclr,clk:instd_logic;Output:outstd_logic_vector(7downto0));Endentity;Architecturedatagate_archofDataGateisBeginProcess(aclr,clk) Begin Ifaclr='1'then Output<="ZZZZZZZZ"; Else Ifclk'eventandclk='1'then If(input<7)then--smallerthan7 Output<="00000000"; Else If(input>248)then--biggerthan248 Output<="11111111" Else Output<=input; Endif; Endif; Endif; E

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