深入了解IC内部结构

设计五课王西

(Ext.663)xi.wang@深入了解

IC

内部结构—Hardwareapplication**课程大纲**I/OportconfigurationOscillatorsResetcircuitAudiooutput:DACAudiooutput:PWMSomethingaboutESDEOSphenomenonLatch-upSomepopularcircuitsDebugexperienceI/OportconfigurationMOS场效应管PMOSNMOSGDS转移特性电路符号简化逻辑符号电路符号简化逻辑符号转移特性GSD

IDIDCMOS反相器、缓冲器逻辑符号内部结构简图逻辑符号内部结构简图缓冲器反相器基本的输入端口类型PureinputPull-lowinputPull-highinput输入端口的特性InputPort一般为施密特触发器(SchmittTrigger)结构，三个重要参数为：VT+:输入正向翻转电压；VT-:输入负向翻转电压；VH=VT+-VT-:迟滞电压。Vo-Vi特性曲线波形图实例改进的

pull-low

结构有些IC提供了改进的InputPull-low结构：当Controlreg为High时，Pull-low特性打开，高阻的WeakPull-lowResistor(约1MΩ)和低阻的StrongPull-lowResistor(约100kΩ)两者并联在Pin和VSS之间。当Input为Low时，StrongPull-low打开，输入阻抗较低；而当Input变为High时，StrongPull-low被禁止，此时的WeakPull-low仅消耗较小的输入电流。这样的结构具有更好的输入噪声抑制能力。右图反映了InputVoltage呈Low

High

Low连续变化时，由WeakPull-lowResistor和StrongPull-lowResistor并联而成的动态电阻阻值的变化情况。基本的输出端口类型OutputValuePortStatus

0011OutputValuePortStatus

001FloatingOutputValuePortStatus

0Floating11缓冲输出(Buffer)NMOS漏极开路输出(OpenDrainNMOS)PMOS漏极开路输出(OpenDrainPMOS)(Sink)(Send)PMOSNMOSNMOSPMOS应用举例I2C器件连接到I2C总线NMOS漏极开路输出在I2C总线中的应用：SDA和SCL都是双向线路，都通过一个电流源或上拉电阻连接到正的电源电压。当总线空闲时，这两条线路都是高电平，连接到总线的器件输出级必须是漏极开路或集电极开路才能执行线与的功能。CMOS反相器的电压传输曲线应用中需注意的问题1.

在输入端口配置成内部pull-low/pull-high的应用中，当输入信号源的内阻较大时，需注意内部pull-low/pull-high电阻的影响(此电阻的典型值：50kΩ～200kΩ)。内部pull-low/pull-high电阻与信号源的内阻相串联，IC之inputport上的实际电压为输入信号电压在内部pull-low/pull-high电阻上产生的分压，故此时IC读到的high/low状态可能不正确。2.

若使用pureinput模式时，需注意不要使此I/Opin悬浮，仅从耗电的角度来解释，其原因有二：

a)从右图中CMOS反相器的电压传输曲线来看，在输入高低电平转换期间(图中A-B之间的区域)，内部PMOS或NMOS处于可变电阻区及饱和区，此时流过的电流相对较大。当I/Opin悬浮时输入电平不定，频繁地在high<-->low之间转换，会有更多的机会进入到A-B区域，增加了IC的耗电；

b)如果此I/O口是wake-up输入端口，还可能导致IC在sleep<-->wake-up之间的频繁转换，增加IC的耗电。3.

对于输出端口，由于其内部开启的MOS管存在导通内阻，随着输出电流的增大，MOS管上的压降也将增大，I/O口实际的输出电压将降低。ABOscillators典型的振荡器1.

R-Coscillator2.

CMOSCrystal

oscillator*假定所有非门在Input=½VDD时输出转态。第一暂稳态(X点电压波形下降阶段)：下降时间:3/2VDD

1/2

VDD此阶段电容C2放电:

U(t)=U(0)

e–t/RC1/2VDD=3/2VDDe–T1/RC

T1=RCln3第二暂稳态(X点电压波形上升阶段)：上升时间:-1/2VDD

1/2

VDD此阶段电容C2充电:

U(t)=U(∞)+[U(0)-U(∞)]e

–t/RC1/2VDD=VDD+[-1/2VDD-VDD]e

–T2/RC

T2=RCln3振荡频率计算：

T=T1+T2=2

RCln3

f

=1/(2

RCln3)

=1/(2×100k×0.1μ×1.1)

=45.45HzR-

C振荡器分析XY-1/2VDD1/2VDDT13/2VDD注意：实际IC

电路因有反向保护二极管，电压只会大到VDD+0.6V

及VSS-0.6V

。0tUUt0T2实用R-

C振荡器1.Rext

为镜像电流源电路之Bias电阻，决定镜像电流源电路的输出电流Ic。2.Ic

愈大，电容C充电越快，时钟频率愈快。3.电容C由设计与制程决定。UVDDVT+VT-t0

Vc

及Clock波形详图电路示意图ClockVc初始状态：电容上没有电荷，电路从t

=

0时刻开始工作。R-

C振荡器的应用特性工作时，一般VB(UROSC)电压约为1.0V~1.7V之间。Sleepmode时，UROSC=VDD。ROSC

愈大，FROSC

愈慢，FROSC呈指数型下降；反之愈快。(图1)ROSC

值不变而VDD变化时，FROSC也会随之变化。(图2)一般低温时FROSC变慢。若不特别筛选，Lot.byLot.的FROSC误差可能达到

+/-

20%

。(图1)(图2)CMOS晶体振荡器CMOS反相器线性应用，与负反馈偏置电阻R1一起构成反相小信号放大器。Crystal与电容C1、C2构成π型网络，形成180度相移电路。这一正反馈支路，也构成了共鸣回路。对于振荡电路来说，必须有正反馈，且闭环增益必须大于1。电阻R1导致了负反馈，增大了放大器的开环增益需求。R1通常尽量的大，以将反馈减到最小，同时克服上电时的电流泄漏。当使用1MHz～20MHz的晶体时，R1应该在1MΩ～10MΩ的范围里。对于陶瓷共振器，R1一般用1MΩ。许多MCU集成了反相放大器，用来与外部晶体或陶瓷共振器一起构成皮尔斯(pierce)振荡器结构。标准皮尔斯振荡器结构，晶体工作频率:1MHz～20MHzCrystal

应用关键参数振荡频率精度:

Crystal:+/-10ppm~100ppm.(3,5ppm也有)Resonator:+/-2,000ppm~10,000ppm串连电阻Rs;串连电感Ls;串连电容Cs;并联电容Cp:

其中Rs影响振荡，Ls,Cs,Cp(<

7~

10pF)影响精度。

TypicalRef.(大概范围，详细请查供应商资料)

Rs<50

kΩ@32768Hz,

Rs<1

kΩ@<

2MHz

Rs<150Ω@<

30MHz

3.Loadcapacitance:10pF~50pF

Rs晶体等效电路LsCsCpCrystal

应用注意事项若32768OSC拉得太远，时间每天可能快几分钟；若6MHzOSC

拉得太远，就是会有3-5%工作不良等问题。系统会不时的出现问题，有时货已出到客户手边才发生。

π网络电容(Ci,Co)的接地一定要接到IC的GND。而不是随便、方便地接到系统地，否则容易受干扰而死机（电流回路的原理）。Ci、Co不要因为Costdown就把它省略。否则振荡会不稳定，抗杂讯能力降低，系统不定时死机。

CiCoCrystal

应用注意事项Loopgain最好设计大于

3

。一般建议Co=Ci

可以正常起振，有问题时可以稍微调整大Ci(Ci

≤2Co范围)，可以改变一点点频率，提高一点抗杂讯能力。Ci、Co一般范围10pF~50pF，较大值起振时间较慢(x~xxms)。32768Hz振荡可在inverter输出串接一个1~20k的电阻，可增加其稳定度，使时间更为精准。Crystal的Rs对起振有较大的影响，注意元件供应商的这一项规格，以32768Hzcrystal而言，Rs

最好小于50kΩ。要振得稳，crystal与放大器、Ci、Co的温度系数要互补。Crystal

应用举例20pF～40pF

某IC的RealTimeClock晶振Crystal:32768Hz

Elan

eSA

的系统时钟晶振Crystal:4MHz客户应用常见问题1MΩ偏置电阻漏接；(有部份body为內建)为Costdown而把

Ci

或

Co

省略；没有注意到

crystal

的元件误差，不起振或振不好就怪

IC

不良；PCBlayout未按规范来走线。Crystal

与

Resonator

之比较CrystalOscillator(石英晶体振荡器）:

Tuningfork:

低、中频段(0.1Hz~1MHz)，basetoneoscillator。

AT-cut:

高频段(1.xMHz~1xxMHz),

basetoneOscillatororOvertoneOscillator。CeramicResonator(陶瓷共振器）:

低、中频段3xxkHz~7xMHz陶瓷共振器具有与石英晶体振荡器十分相似的谐振特性，可以在一些场合代替石英晶体振荡器使用。Resetcircuit基本复位电路某IC的Reset电路:ActivelowExternalpull-highElanEM61的Reset电路:ActivelowInternalpull-high上电时，电源上升到MCU的工作电压，在Oscillator稳定之前需要等待一段时间。因此在复位引脚上要有时间延迟。最简单的延时电路就是电阻-电容(RC)网络，在电流经过电阻时电容开始充电，一直到电平达到了能被MCU的复位电路检测到的值为止。基本复位电路如下图：复位电路的改进图1：Activehigh图2：Activelow基本复位电路存在的问题：当IC稳定工作后，复位电容E1已充满电荷，其两端电压=VCC。当电源掉电时，因复位电容仅通过复位电阻R1放电，其电压下降较慢，若当RESET端电压较高时VCC恢复而再次上电，则可能导致复位不良。此外，在Activehigh类型的复位电路中，当电源突然掉电时，还会在RESET端产生较高的负电压(瞬时可能达到-VCC)。改进方法是在复位电阻R1处增加一个反向并联的二极管，当电源掉电时，可加速电容的放电过程。(这一电路起作用的前提是：假设电源电路中无大电容等储能元件，当电源掉电时，VCC电压立即下降到接近于零。)同时，因二极管的箝位作用，RESET端的电压不会低于-0.6V。(如图1)用二极管来箝住复位引脚的电压是一种推荐的做法，能防止供电电压过度，并且能够在掉电时令电容迅速放电。Audiooutput:DACDAC原理浅析电晶体基极(B)的波形电晶体集电极(C)的波形一个最简单的DAC音频输出电路如下：VO输出电流经Rb分流后，再经电晶体放大而推动扬声器发声。电晶体的工作点(集电极的直流偏置电压)，由VO输出电流、Rb的阻值及电晶体的电流放大倍数(β)等参数共同决定。将工作点设在1/2VDD处不易失真，但也要视具体情况而定。工作点设在1/2VDD～VDD之间，有利于减小扬声器发声时的电流消耗。Figure1Figure2Figure3常用的DAC输出电路用于低阻抗扬声器的简单电路，成本低，缺点是工作电流大。特性与Figure1的相似，用于高阻抗扬声器。电路包含一个低通滤波器，可提供更好的音质，但也会消耗更大的工作电流。Figure4Figure5Figure6常用的DAC输出电路Figure3电路的改进版，在sleep模式下的电流可以由Enablepin加以控制。镜像电流源模式，可控制音量，它比Figure1-3的电路更稳定，且工作电流更低。采用了一个音频放大集成电路，音质好，工作电流低，但成本更高。工作点的调整有些IC的调节音量方式为：在工作中由程式对VO输出电流level做调整，于是工作点亦会跑掉，即A点直流偏置电压可能会变得过高或过低，输出声音就可能失真。一种解决方案如图，电晶体的基极增加一个电容CB来隔离VO的直流分量。另由I/O端口(Enable)经R2、R3提供恒定的直流分量。当调节音量时，输出不会失真。不需要播音时可通过控制Enable来关断直流偏置，以减小耗电。注：电容C1的作用是，当Enable电平改变时，使直流偏置电压缓变，以减小speaker上的“啵”音。VOVOEnableAudiooutput:PWM常用的PWM模式模式1：Push-pullmode10-bit精度应用电路VDD优点：电路简单，元件成本低。常用的PWM模式应用电路模式2：Single-pindouble-endmode10-bit精度优点：外部电路调节音量方便。常用的PWM模式应用电路模式3：Single-pinsingle-endmode9-bit精度(此模式下AUDN没有信号输出)ElanPWM简介输出数值正脉冲宽度备注1a2a+Δ3a+2Δ4a+3Δ…127a+126Δ=T–b正数（+1～+127）从PWM之VO1A输出，此时VO1B的输出在一个周期T内恒为LOW，T为PWM输出的采样周期。对于理想的PWM输出，应有a=b=Δ，以及T=128Δ。实际PWM输出的a、b、Δ往往并不相等，但仍然有：T=a+b+126Δ。与上面类似，负数（-1～-127）从PWM之VO1B输出，而VO1A的输出在一个周期T内恒为LOW。当输出"零"（00H或80H）时，VO1A与VO1B均为LOW。PS:StandardΔ=1clock=250ns@fosc=4MHz(8-bitPWM,Push-pullmode)SomethingaboutESD什么是

ESD?

ESD:

Electro-StaticDischarge∕静电放电是两个电位不同的物体之间通过直接接触或者电场感应而引起的电荷转移。

静电的形成︰

＊物体互相摩擦（人走在地毯上可累积的静电电压有可能高达35kV@RH10%，但在RH65%~90%则降至1.5kV）。

＊当元件通过强电场后，可能形成静电的累积。ESD对电子系统的影响

ESD对电子元器件的影响：ESD未必总造成元器件的完全失效，它会造成一般测试无法检测到的元器件潜在缺陷，这种“脆弱”的元器件在系统工作期间，如遇到恶劣的环境条件，就可能在现场发生失效。

ESD怎样干扰系统?1.当有静电放电的发生，此放电电流产生了一个高频辐射杂讯，此杂讯可以透过电路板的铜箔走线或系统中的任何导线耦合到系统，造成系统不稳定或是丧失功能。

2.有些静电放电是直接以系统为放电的标的，此放电电流可能干扰系统，也有可能造成元件永久性破坏。评估DeviceESD的模型

HumanBodyMode

(HBM):

是模拟人体累积静电后放电到IC元件的结果。

MachineMode(MM):

是模拟机器在生产作业中，接触到IC元件所可能产生的放电行为。ChargeDeviceModel(CDM):

是模拟IC元件本身可能充满静电后，再接触到可放电的物体所产生的放电行为。

元件ESDlevel

要多少?

WhatESDprotectionleveldoIneed?

HBM

MM

CDM“Okay”

2kV 200V 1kV“Safe”

4kV 400V 1.5kV“Super”

10kV 1kV 2kV系统ESD与DeviceESD的不同?

SystemESD与DeviceESD两者评估的标的与精神是不同的：

DeviceESD，是评估IC在做成成品之前的生产过程所能承受ESD而不被破坏的能力。

SystemESD，是评估IC在做成成品之后，其电子功能所能承受ESD干扰而能正常运作的能力。SystemESDDeviceESD测试标准EN61000-4-2MIL–883HBM测试对象系统晶圆或IC是否供电测试时，系统是在供电的操作状态测试时，IC是在不供电状态侧重点Systemwork?着重于ESD所产生的噪声，对系统所造成的影响。ICdamaged?着重于ESD直接放电到IC接脚，对IC可能所造成的破坏。能量测试的ESD能量较大。储能电容=150pF；放电限流电阻=330Ω；Peakcurrent=7.5A@2kV测试的ESD能量较小。储能电容=100pF；放电限流电阻=1500Ω；Peakcurrent=1.3A@2kVSystemESDVS.DeviceESD放电电流曲线与峰值不同SystemESD/I-Peak=7.5A@2kVDeviceESD(HBM)/I-Peak=1.33A@2kVESD测试严酷等级严酷

等级接触放电(Contactdischarge)空气放电(Airdischarge)1+/-2kV+/-2kV2+/-4kV+/-4kV3+/-6kV+/-8kV4+/-8kV+/-16kVX特定值特定值

ESD测试的严酷等级可分为五级，一般而言，客户可以接受的等级是以供货商与客户之间的商业协议而定，但是IEC对于各种不同种类的产品也制定了参考的等级。例如一般资讯、家电产品要求为Cont.+/-4kV，Air+/-8kV。严酷等级如下表：ESD测试的方法

接触放电(ContactDischarge)：此测试是针对产品外表的金属部分进行放电试验，其主要目的是模拟“人”在接触到产品的金属部分时可能产生静电放电，以此检验放电发生时对系统所造成的影响。

一般而言玩具产品会裸露的金属部分，主要是螺丝或一些机构，所以它们实际上大部份都不会与电子电路相通，由于其净电荷容量都不多，所产生的放电量少，因此所产生出来的干扰噪声号较小，一般都不会导致系统出问题。

但是有时候产品若产品设计有较大的金属体，而且该金属体又靠近IC的话，也会有机会导致系统出问题。

有时候是机构设计的不恰当，让ESD经由此金属部分产生跳火现象，使ESDPulse跳到系统板子上而造成问题。

空气放电(AirDischarge)：此测试主要是仿真人体操作产品时，对一些按键或缝隙，在ESD够强的情况下有可能产生隔空放电的现象，评估此类放电对产品所造成的影响。

目前一些实验室的测试方法是，针对产品任何可能被接触到的表面，都会进行空气放电测试。ESD测试结果评估Level1:在规格范围內，功能正常Level2:暂时性功能劣化或丧失，但可以自行恢复Level3:

暂时性功能劣化或丧失，可由操作人员重置恢复Level4:劣化或丧失功能，无法恢复(重新上电可恢复)(造成永久性损伤)HBMESDdamage

举例＊＊＊

半成品出货到欧洲，客户每验一次货就发现20%左右不良

＊＊＊有问题的出货都出现在冬季，其他时间出的货不会有这么多不良。不良现象都是key1按键功能错误，经分析为该Pin遭到ESD破坏。＊＊＊

解法︰告诉客户破坏的主因及串电阻保护。＊＊＊CDMESDdamage

举例＊经分析，当COB生产完，装整筒时，COB之间互相摩擦而累积静电。＊/EN

为低位动作，所以生产测试治具是直接接到VSS，当测试针抵到此

Pin，累积在COB上的正电荷就由基底再破坏PMOSGateoxide，往pad放电。Gateoxide被ESD擊穿＊＊＊生产过后约有5%不良，而且都坏在/ENpin＊＊＊＊＊＊

解法︰把VDD测针加长，让ESD透过VDD先放掉。＊＊＊VDDESDdamage

后的元件特性正常的I/OPort的输入特性曲线(VDD=3V)。当输入电压到-0.6V时，负向的保护二极管导通，超过3.6V时，正向的保护二极管导通，其他时候输入电流都很小，约数十nA。

某样品被ESD破坏的I/O为CD2，其I/V曲线如图。可能是输入缓冲级的闸极氧化层遭到破坏，而产生漏电，而使I/O功能失常。Ileakage=10mA@2.0V.ESD防护电路之设计概念

静电放电防护电路之设计概念:许多IC内部专门设计了静电放电防护电路(ESDprotectioncircuits)，此电路提供了ESD电流路径，以免ESD放电时，静电电流流入IC内部电路而造成损伤。人体放电模式(HBM)与机器放电模式(MM)之ESD都来自外界，所以ESD防护电路都是做在PAD的旁边。在输出PAD，其输出级大尺寸的PMOS及NMOS组件本身便可当做ESD防护组件来用，但是其布局方式必须遵守DesignRules中有关ESD布局方面的规定。在输入PAD，因CMOS集成电路的输入PAD一般都是连接到MOS组件的闸极(gate)，闸极氧化层是容易被ESD所打穿，因此在输入PAD的旁边会做一组ESD防护电路来保护输入级的组件。在VDDPAD与VSSPAD的旁边也要做ESD防护电路，因为VDD与VSS脚之间也可能遭受ESD的放电。ESD防护电路之设计考量

静电放电防护电路之设计考量:1.ToprovideESDprotectionwithefficientdischargingpathstobypassanyESDstress.2.ToprotectthemselvesagainstESDdamageswithsomedegreeofrobustnessduringESDstress.3.TopassnormalI/OsignalsandremaininactivewhentheICisinthenormaloperatingcondition.4.TocauseacceptableI/Osignaldelays(assmallaspossible)becausetheESDprotectioncircuitsareaddedaroundtheI/Opads.5.ToofferhighESDprotectioncapabilitywithinsmalllayoutarea.6.Tomaintainhighlatch-upimmunityofCMOSIC's.7.TofabricatetheESDprotectioncircuitswithoutaddingextrastepsormasksintotheCMOSprocess.ESD防护电路的布置一个全芯片ESD防护电路的布置如图所示。InputPAD与OutputPAD要具有防护各种模式的静电放电，VDD到VSS也要有ESD防护电路。RC-InverterNMOS人体放电模型(HBM)其放电波形之上升时间约为10ns，而IC在Poweron时其VDD电源之电压波形上升时间约为ms量级。为了符合以上两种需求，RC之时间常数设计在次微秒至微秒之间。当一个静电波形出现在VDD电源上时，由于RC网络会产生延迟(delay)效应，图中节点Vx之电压上升的速度会较VDD来得慢，而在两者之间产生一电位差。在此同时相同的电位差亦出现在PMOSMP之闸-源极两端。当此电位差(同时也是MPPMOS之Vgs)大于其开启电压(Vt)时，MP即导通而将节点A之电位往上拉至接近VDD之电位。因A点即是NMOSMn1之闸极，如此一来NMOS就会导通而以通道传导以疏散静电电流。ESD电源箝制电路(RC-InverterNMOS)是由一电阻电容网络(RCnetwork)、一组反向器(inverter)以及一箝制NMOS所组成；RC网络连接到反向器之输入端，其输出端再连结到ESD箝制NMOS之闸极，如图所示。电源箝制电路平时IC运作时是不导通的，只有在ESD发生的瞬时才导通。理论上如果Mn1之尺寸够大的话，光是靠通道传导就可以疏散掉所有的静电电流而不会使晶体管操作在崩溃(breakdown)及回转(snapback)区。RCGate-coupledPMOS闸极耦合技术(RCGate-coupledPMOS)的应用，如图所示。此技术亦是利用RC网络来产生ESD箝制MOS之闸-源极电位差。EOSphenomenonJunctionSpikingFailure(PN结击穿)什么是

EOS?EOS:ElectricalOverstress/电过载是由于瞬态脉冲导致IC的局部电路过热而产生的一种破坏，其破坏程度取决于瞬态脉冲的大小和持续时间。1.瞬态脉冲<100μs可导致：PN结击穿等相对轻微的损伤；2.瞬态脉冲>100μs可导致：金属熔化、邦线开路等较严重的损伤。瞬态脉冲的长短不同，EOS作用的后果也不同，一般以100μs来划分：MeltedMetallizationFailure(金属熔化)OpenBondWireFailure(邦线开路)EOS产生的原因

1.带电连接

/

移除电路的部件;

2.电路板、单元之间未连接好就上电;3.AC线上噪声过大而未加滤波器;

4.未加电源的情况下就输入信号;

5.过高的电压，超过芯片规格的限制;

6.使用了劣质的电源;

7.虚焊、电路接触不良;

8.测试设备没有接地。＊＊

在操作中应尽量避免上述情形，以减少EOS发生的几率。＊＊Latch-up由于CMOSIC的特殊结构，其内部存在着一种4层PNPN双载子(Bipolar)结构，与闸流体(SCR)相似。在正常偏压的情况下，这些寄生的PNPN路径不会导通，但是在某些情况下，它会被触发而进入所谓Latch-up状态，使得此PNPN形成低阻抗通路，而造成VDD-VSS间的大电流。这一现象也称为"闩锁效应"。当IC进入Latch-up状态后，IC无法正常动作，甚至由于大电流而造成IC烧毁。解除Latch-up状态的唯一方法，只有移去PNPN两端的电源。Latch-up与ESD、EOS之间的关系：ESD及电压瞬变都可能引起Latch-up，而Latch-up又可能会引发EOS和器件损坏。Latch-up

现象CMOS寄生闸流体的结构

一个Chip內有无数个并联的寄生PNPN闸流体结构。若其中有一个被触发导通时，整个电源将短路。Latch-up

图解CMOS芯片中的寄生电晶体等效的双载子PNPN线路Latch-up

图解Latch-up触发的要素:寄生电晶体V-TR和L-TR必须偏压在主动区.βPNP·βNPN>1(正回授放大).PNPN两端之电源必须能提供基本的Latch-up维持电流IH.

Latch-up触发的机制:

Itn

URw

V-TRon

URs

L-TRon

moreURw

PNPNjunctionturnon.Latch-up

实例从系统的角度看Latch-up可能触发ICLatch-up的因素︰1.IC的I/O端口有超过额定的高电压

(高于VDD+0.6V或者低于VSS-0.6V)，而导致基底电流。

2.外加电源不稳，电源的瞬间波动，由C·

ΔVDD/Δt

产生的暂态电流。

3.外加电源(VDD-VSS)过大。

4.大电流输出脚，接到外部的电感性负载，产生瞬间的电动势，导致基底电流。

5.射线(X射线、γ射线等)照射IC。系统对策防Latch-up保持系统电源稳定，大的Bulk电容，小的decoupling，Noiseby-pass电容不可省。大电流输出I/O，注意Layout及Loading。

必要时Powerline加串小电阻，I/O并联

Noiseby-pass电容。

Reset电路、微分电路等易产生超过额定电压的地方可增加反向的箝位二极管，限制过高或过低的电压。改善电源，避免电源的阻抗过高(包括电源内阻和引出线电阻)。避免Latch-up三原则：1.Vin≤VDD，Vout≥VSS2.输入、输出电流<最高额定值3.VDD<最高额定值IC设计中防Latch-up的考量在IC设计中，可使用CMOS布局技术来防止Latch-up，这一技术可监控ESD等瞬变电压进入器件的各部位(器件的电源引脚、输入引脚