GBT 43454-2023 集成电路知识产权（IP）核设计要求

集成电路知识产权(IP)核设计要求2023-12-28发布国家标准化管理委员会GB/T43454—2023 I 2规范性引用文件 3术语和定义 4缩略语 5一般要求 25.1设计过程 5.2交付项准备 25.3交付形式 25.4开发工具 25.5工艺库 25.6第三方信息 5.7版本控制 5.8文档创建和更新 6详细设计要求 6.1规格定义 6.2IP核设计架构 36.3IP核设计综合 66.4IP核验证 76.5可测性设计 86.6版图设计 96.7流片验证 参考文献 I本文件按照GB/T1.1—2020《标准化工作导则第1部分：标准化文件的结构和起草规则》的规定起草。请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。本文件由中华人民共和国工业和信息化部提出。本文件由全国半导体器件标准化技术委员会(SAC/TC78)归口。本文件起草单位：中国兵器工业第二一四研究所、中国兵器标准化研究所、中国电子技术标准化研究院。1集成电路知识产权(IP)核设计要求本文件规定了集成电路知识产权(IP)核的设计开发过程中的一般要求和详细设计要求。本文件适用于集成电路IP核的开发、转让和集成过程。2规范性引用文件下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中，注日期的引用文件，仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本(包括所有的修改单)适用于本文件。GB/T43452—2023模拟/混合信号知识产权(IP)核交付项要求SJ/T11477—2014IP核交付项规范3术语和定义下列术语和定义适用于本文件。知识产权核intellectualpropertycore;IPcore事先定义，经过验证、可重复使用并能够完成某些功能的组件。注：以下简称IP核。IP核在集成电路行业又称为硅知识产权SIP(SiliconIntellectualProperty)。IP核的形态为软IP核提供者IPcoreprovider在IP核交易过程中创建和提供IP核的实体。注：IP核提供者将提供IP核的相关信息和服务。IP核使用者IPcoreuser在IP核交易过程中接收IP核的实体。注：IP核使用者将完成IP核的集成和复用工作，与IP核提供者相对应。4缩略语下列缩略语适用于本文件。EDA:电子设计自动化(ElectronicDesignAutomation)GDSⅡ:图形数据库系统二代(GraphicDatabaseSystemⅡ)IP:知识产权(IntellectualProperty)2RTL:寄存器转换级电路(RegisterTransferLevel)SIP:硅知识产权(SiliconIntellectualProperty)SVA:断言语法(SystemVerilogAssertion)VerilogHDL:Verilog硬件描述语言(VerilogHardwareDescriptionLanguage)VHDL:超高速集成电路硬件描述语言(Very-high-speedIntegratedCircuitHardwareDescription5一般要求IP核提供者应建立一个IP核设计开发流程。IP核设计开发流程中宜包含下列活动：a)规格定义(6.1);b)IP核设计架构(6.2);c)IP核设计综合(6.3);d)IP核验证(6.4);e)可测性设计(6.5);针对具体IP核的类型或交付形式以及数字或模拟/混合电路，可对上述IP核设计开发流程进行数字IP核交付项应符合SJ/T11477—2014第4章的规定，模拟/混合IP核交付项应符合GB/T43452—2023第6章的规定。IP核提供者设计的IP核交付形式分为：a)在逻辑集成电路设计的过程中，集成电路设计者会在系统规范制定完成后，利用VerilogHDL或VHDL等，依照所制定的规则，将系统所需要的功能写成寄存器传输级RTL的文件，该文件可综合，这个可综合的RTL文件称为软核；b)结构拓扑方面通过布局布线或者利用一个通用工艺库对性能和面积进行优化，通常包括可综GDSⅡ形式。IP核提供者在设计过程中应记录使用的工具名称、工具提供商以及版本号。IP核提供者应记录所使用的工艺库提供商以及工艺库版本号。IP核提供者可使用第三方IP核(如存储器IP核),但IP核在交付后的使用过程中不应依赖于这些3第三方IP核，或用户能拥有或得到同样的IP核。5.7版本控制IP核提供者应标识和记录交付项的版本号，在迭代更新版本时，应及时记录和登记版本号。5.8文档创建和更新IP核提供者在开发过程中应创建并及时更新文档。IP核提供者应记录已知设计错误和已采取的纠正方法以及设计中可能存在的风险。6详细设计要求6.1规格定义IP核的规格应包括以下设计内容：概述、功能需求、性能需求、物理需求、结构模块框图、对外系统接口的详细定义、可配置功能详细描述、测试方法、验证策略等。对于模拟/混合IP核，IP核提供者应对其中的每一个输入/输出关系进行功能定义，而且应提出时序、功耗、面积、信噪比等性能参数的范围要求。6.2IP核设计架构IP核提供者应以文档、RTL代码或电路的形式对功能进行描述，数字IP核交付项应符合SJ/T11477—2014第4章的规定，模拟/混合IP核交付项应符合GB/T43452—2023第6章的规定。6.2.2数字信号IP核设计内容应包含下列内容：a)IP核工作原理；b)IP核工作模式；c)整体功能框图；d)IP核顶层模块设计；e)IP核模块划分与信号连接关系；f)IP核子模块定义和设计。对微处理器类IP核的体系结构进行描述，应包含下列内容：a)微处理器IP核所采用的架构、指令集和运算单元；b)微处理器IP核缓存；c)微处理器IP核浮点运算处理引擎；d)微处理器IP核的存储器管理；e)微处理器IP核的安全机制。应包含下列内容：4b)接口方向以及功能描述；c)接口的电气特性与指标；d)接口的其他需要的信息；e)所支持的接口协议版本，如果是部分支持的接口协议，给出不支持的部分；f)协议的基本原理；h)出错处理；i)中断类型与处理；j)各种应用模式下的接口时序图。包含下列内容。a)IP核时钟频率，如果有多个时钟域存在，应画出相应的时钟分布图来表示时钟域关系，并且需要对跨时钟域的设计进行描述。b)应针对IP核时钟配置方法做说明。c)应针对IP核时钟的指标，例如频率、频率精度、抖动、占空比、上升/下降沿时间等进行描述。d)IP核复位信号，应说明复位信号的工作方式、时序要求等。如果存在多个复位信号，应对各个复位信号的关系做具体说明。e)应针对IP核各子模块复位域的复位信号做具体说明。f)对于时钟和复位设计应做记录并作为交付项，例如去毛刺设计等。应以表格或文档形式描述IP核可访问的寄存器，包含下列内容：a)寄存器名称；b)寄存器地址分配；d)寄存器位宽；e)寄存器复位值；f)寄存器功能，应对寄存器各位值进行描述。IP核提供者应以表格的形式描述所有可配置的参数，包含下列内容：a)参数的名称定义；b)参数的范围；c)不同条件下参数取值；d)参数的缺省值；e)参数功能，若各参数值之间相互依赖，应明确各参数之间的依赖性。硬IP核提供者应为硬IP核的集成提供下列仿真模型：5a)对IP核接口进行明确描述的行为模型；b)对IP核功能进行明确描述的仿真模型；c)对IP核时序信息和测试结构信息进行明确描述的仿真模型。所有数字信号硬IP核和带有数字接口的模拟/混合信号硬IP核提供者应为硬IP核的集成提供时序模型。时序模型包含下列内容：a)应规定硬IP核静态时序模型中所有参数；b)对于有时序约束的接口，应规定其在升降沿和作用沿处的转换速度、延迟时间、建立时间、保持时间和抖动值等时序信息，还应标明与其存在时序相关性的接口；c)应规定周期和占空比在内的时钟接口需求，限定时钟接口的最高工作频率；d)时序模型应提供完整的信号模型。IP核提供者应对交付的IP核存储器模块进行描述，包含下列内容：a)存储器的基本原理；b)存储器的类型描述；d)存储器配置指导手册。在设计中的断言都应以源代码(如SVA语法)形式提供并做好标注。提供断言的指导性文档有助于IP核提供者向IP核使用者转移设计思想和技术。IP核提供者编写的功能手册应包含6.2.2.1～6.2.2.9中适用的内容。6.2.3模拟/混合信号IP核设计内容应包含以下内容：a)系统规格定义；b)电路设计；c)电路模拟。电路设计应包含以下内容：a)IP核提供者选择合适的工艺制程；b)合理的架构系统，例如并行的还是串行的，差分的还是单端的；c)根据架构来决定元件的组合，例如，电流镜类型还是补偿类型；d)根据交流、直流参数决定晶体管工作偏置点和晶体管大小；e)根据环境估计负载形态和负载值。6电路模拟应包含以下内容：a)IP核提供者基于晶体管模型，借助EDA工具进行电路性能的评估、分析，在这个阶段，依据电路仿真结果来修改晶体管参数；b)根据制程参数的变量来确定电路工作的区间和限制；c)根据验证环境因素的变化描述对电路性能的影响；d)通过仿真结果指导下一步的版图设计，例如，版图对称性要求、电源线的宽度等。IP核提供者编写的功能手册应包含6.2.3.1～6.2.3.3中适用的内容。IP核提供者应在RTL代码编写之前制定IP核时序约束规划。IP核时序规划包含下列内容。a)时钟约束：1)应创建所有时钟信号，标明时钟域数目和所有时钟的工作频率；2)当时钟接口之间存在相关性时，应描述时钟之间的关系。b)输入输出约束：1)应指定输入/输出端口信号所属时钟域的时钟信号；2)宜指定输入/输出端口信号的延时和负载能力；3)当存在从输入接口到输出接口的组合路径时，应指定由输入接口经过组合逻辑路径到输出接口的延时。c)IP核提供者应明确施加到综合电路的驱动能力。d)应包括温度和电压在内的操作条件。e)若存在任何时序例外，例如异步信号、虚假路径、多周期路径，或者存在不属于满足时序约束的信号，都应在时序规划中标记。IP核提供者应确定设计综合面积的范围。IP核面积约束应包含以下内容：a)确定面积的单位描述，例如输入与非门、晶体管数目以及平方微米；b)面积约束的相应命令描述，例如设置最小限度的面积优化。IP核提供者应提供顶层综合脚本，宜提供不同综合目标(如性能最优、面积最优)的综合脚本。IP核提供者在完成功能描述后，应运行综合脚本，执行设计综合。设计综合应符合下列规定：a)若IP核可配置，设计综合覆盖全部配置情况；b)若为软IP核，则在多种工艺下进行设计综合。6.3.5一致性检查IP核提供者应使用等价性检查工具，检查RTL代码与综合后的网表在功能上是否一致。7功能验证计划里面应包含整个验证环境的框架和主要组成部分的介绍。IP核提供者应根据验证计划进行功能验证。功能验证计划一般以功能点或关键功能为基础，对验证项进行汇总，并描述各验证项采用的功能验证方法。应由IP提供者搭建验证平台和开发测试用例，并详细描述IP核测试平台的结构和层次。应列出测试平台组件清单，可用框图辅助描述。应描述相关验证工具使用方式，包括工具名称和版本号等信息。如果没有相应工具，也应提供相应下载途径并可使用。应对验证环境安装、仿真等过程的脚本文件进行描述。具体要求如下：a)验证环境脚本应能够运行所有测试集，支持激励的产生和再创建；b)回归脚本中的日志文件应包括所有再现验证运行所需的信息。应对验证环境的原型验证进行描述。具体要求如下：a)IP核提供者应根据原型验证开发给予指标说明，例如规模、速度、功耗、结构等；b)IP核提供者应对交付IP核原型验证过程中遇到的问题进行记录和更新；c)应制定相应的原型验证指导手册。对验证环境的回归测试，具体要求如下：a)IP核提供者应根据每个验证项的验证结果对IP核做必要的修改，进行必要的回归测试；b)每个回归测试应独立运行，避免运行全部测试集导致效率低下。IP核提供者应记录并分析验证得到的结果，应标注好每次验证报告的结果。对验证环境的集成，具体要求如下：a)对于集成和使用IP核验证环境，应包括需要设置的环境变量与执行命令的脚本；b)应准备测试用例(包括验证激励和参考数据),还应准备典型测试用例用于集成后的验证。8IP核的验证手册应包含6.4.1.1～6.4.1.5中适用的内容。IP核提供者应根据验证计划进行功能验证。应包含下列内容：a)所要验证的功能；b)验证目标，并给出预期达到的性能参数指标。IP核提供者应构建验证环境，应包含以下内容：a)验证的外部环境设置，如工作温度范围、工作电源电压的范围；b)验证环境的详细信息，如激励的类型和性能、时钟的转换时间等；c)验证中使用的辅助模块及其详细信息。IP核提供者应记录并分析验证得到的报告。模拟/混合信号IP核的验证手册应包含6.4.2.1～6.4.2.3中适用的内容。6.5可测性设计6.5.1.1芯片内部寄存器扫描链IP核提供者在完成设计综合后，适用时，应在芯片内部增加扫描链，自动产生测试向量来测试芯片内部的制造缺陷。6.5.1.2芯片输入/输出端口扫描链IP核提供者在芯片流片完成后，适用时，应配置芯片输入/输出接口增加扫描链，来调试芯片和电路板级的制造缺陷。6.5.2存储器测试如果是存储器IP核或者IP核中包含存储器模块，应使用内建自测试电路方式进行存储器测试。硬IP核提供者应为硬IP核的集成提供测试模型。测试模型应包含下列可测性和测试结构信息：a)扫描端口；b)扫描链结构；c)测试模式配置。9IP核提供者应使用等价性检查工具，检查扫描链插入前后，内建自测试前后的设计在功能上是否一致。6.6版图设计IP核提供者在完成电路设计和设计综合后，应开始执行物理设计。模拟/混合集成电路通常以全定制方法进行手工版图设计。在设计过程中宜考虑设计规则、匹配性、噪声、串扰、寄生效应、防闩锁等对电路性能和可制造性的影响。硬IP核提供者应进行电路版图对照检查、设计规则检查、电学规则检查、寄生参数提取、天线效应检查。硬IP核提供者应对物理设计进行时序验证，包括静态时序分析和动态时序分析。硬IP核提供者应为硬IP核的集成提供物理模型。该模型应在工艺信息的基础上标明硬IP核