数字电路设计-第10讲-数字电路中的时序问题

数字集成电路第九讲时序问题110.3同步时序2TimingDefinitions3LatchParametersDClkQDQClktc-qtholdPWmtsutd-qDelayscanbedifferentforrisingandfallingdatatransitionsT4RegisterParametersDClkQDQClktc-qtholdTtsuDelayscanbedifferentforrisingandfallingdatatransitions5同步时序原理67ClockUncertaintiesSourcesofclockuncertainty8一、偏差PositiveandNegativeSkew9PositiveSkewLaunchingedgearrivesbeforethereceivingedge10NegativeSkewReceivingedgearrivesbeforethelaunchingedge竞争现象永远不可能出现但是影响电路性能11HowtocounterClockSkew?设计一个偏差小的时钟网络是非常重要的！！！12估计该逻辑电路的污染延时和最大延时13二、时钟抖动（clockjitter）时钟抖动是指在芯片上的某一个给定点上时钟周期发生暂时性的变化，即时钟周期在每个不同的周期上可以缩短或加长。时钟抖动是严格衡量时钟暂时不确定性的一项指标，并且经常针对某一给定点进行说明。抖动可以使用许多方法来衡量和表征，它是一个平均值为零的随机变量14ImpactofJitter最坏情况下，周期至周期抖动绝对值等于绝对抖动的2倍（2tjitter）15考虑时钟抖动时的时序要求时钟抖动直接降低了一个时序电路的性能。如果性能是一个电路的关键因素，应该严格把抖动限定在一定的范围内。16偏差和抖动的共同影响17Clockskew>0时的维持时间约束条件：Clockskew>0时的约束条件：18Clockskew<0的情况时序分析结果与前面分析的情况一致负偏差会降低性能19三、ClockDistributionClockisdistributedinatree-likefashionH-tree20MorerealisticH-tree[Restle98]21TheGridSystemNorc-matchingLargepower22Example:DECAlpha211642321164Clocking2phasesinglewireclock,distributedglobally2distributeddriverchannelsReducedRCdelay/skewImprovedthermaldistribution3.75nFclockload58cmfinaldriverwidthLocalinvertersforlatchingConditionalclocksincachestoreducepowerMorecomplexracecheckingDevicevariationtrise=0.35ns

tskew=150pstcycle=3.3nsClockwaveformLocationofclockdriverondiepre-driverfinaldrivers2425ClockSkewinAlphaProcessor262Phase,withmultipleconditionalbufferedclocks2.8nFclockload40cmfinaldriverwidthLocalclockscanbegated“off”tosavepowerReducedload/skewReducedthermalissuesMultipleclockscomplicateracecheckingtrise=0.35nstskew=50pstcycle=1.67nsEV6(Alpha21264)Clocking600MHz–0.35micronCMOSGlobalclockwaveform2721264Clocking28EV6ClockResultsGCLKSkew(atVdd/2Crossings)ps510152025303540455029龙腾R1的时钟树分布30时钟偏差和抖动的处理方法为使偏差最小，可以采用H树或者更为一般的布线匹配的树结构，使从中央时钟分配源到单个钟控元件的时钟路径均衡。在采用时钟树布线时，必须使包括导线和晶体管负载在内的每条路径时钟负载相等。采用局部时钟网络（而不是树型布线）可以减小时钟偏斜，但代价是增加了电容负载和功耗。31时钟偏差和抖动的处理方法（续）如果与数据相关的时钟负载变化引起了显著的抖动，就应当使用时钟负载不受数据影响的差分寄存器。数据如果沿一个方向流动，可以使数据和时钟按相反方向布线。这样可以消除竞争，代价是性能有所降低.32时钟偏差和抖动的处理方法（续）通过将时钟线与相邻信号线屏蔽，可以避免与数据相关的噪声。把电源线（Vdd或GND）放在时钟线的旁边可以减少或避免与相邻信号网络的耦合。由于层间绝缘电介质厚度不均造成互连电容的变化可以通过采用虚设填料来大大减少。虚设填料的是使用非常普遍，它通过提高绝缘层的一致性来减少时钟偏差。系统性的偏差应通过模拟并予以弥补。33时钟偏差和抖动的处理方法（续）芯片上各处温度不均匀会引起时钟缓冲延时的变化，采用基于延时锁定环（delay-lockedloop)的反馈电路可以弥补温度偏差问题。电源供电不稳是引起抖动的重要原因，因为这会使经过时钟缓冲器的延时在周期与周期之间不同。通过加入片上去耦电容可以减少高频的电源