ASIC的版图设计方法

2024/1/11浙大微电子集成电路实现方法可归纳为两大类:版图设计法(本讲介绍)

全定制设计法(模拟IC)标准单元设计法(数字IC)现场可编程器件法(第七讲介绍)ROM、PROM、EPROM、EEPROM系列PAL、GAL系列CPLD、FPGA系列版图的基本要素1/522024/1/11浙大微电子一、全定制版图设计方法

Full-CustomDesignApproach

以人工设计为主计算机作为绘图与规则检查工具起辅助作用元器件,最佳尺寸（性能、驱动力、面积）拓扑结构,要有最合理的布局（面积）连线,要寻找到最短路径（延时）全定制设计IC的特点设计成本高（人工慢、贵、上市时间长）制造成本低（面积小，更多的产出）性能好（连线短，延时小）2/522024/1/11浙大微电子全定制版图适应对象产量浩大的通用集成电路从成本与性能考虑模拟集成电路、高压及功率集成电路器件多样、电路形式无规则（相对于数字电路而言）数字电路中最底层的基本单元（如标准逻辑单元、I/O单元）满足性能最佳、面积最小的要求简单、规模较小而又有一定批量的专用电路在设计者力所能及的情况下做到最优(时间与正确性把握的折中)3/52最基本的CMOSIC制作工艺流程1、P阱(或N阱)2、有源区(制作MOS晶体管的区域)3、N-场注入(调整P型MOS管场区的杂质浓度,减小寄生效应)4、P-场注入(调整N型MOS管场区的杂质浓度,减小寄生效应)5、多晶硅栅(MOS管的栅极或称门极)6、N+注入(形成N型MOS管的源漏区)7、P+注入(形成P型MOS管的源漏区)8、引线孔(金属铝与硅片的接触孔)9、一铝(第一层金属连线)10、通孔(两层金属铝线之间的接触孔)11、二铝(第二层金属连线)12、压焊块(输入、输出引线压焊盘)2024/1/11浙大微电子4/522024/1/11浙大微电子版图全貌

ZDLX-1H

5/522024/1/11浙大微电子N

阱（TB）

ZDLX-1H6/522024/1/11浙大微电子有源区（TO）

ZDLX-1H7/522024/1/11浙大微电子多晶硅栅（GT）

ZDLX-1H8/522024/1/11浙大微电子P+源漏区（SP）

ZDLX-1H

9/522024/1/11浙大微电子N+源漏区（SN）

ZDLX-1H取P+源漏区的反版10/522024/1/11浙大微电子金属1（A1）

ZDLX-1H11/522024/1/11浙大微电子金属2（A2）

ZDLX-1H12/522024/1/11浙大微电子金属3（A3）

ZDLX-1H13/522024/1/11浙大微电子PAD压焊块（CP）

ZDLX-1H14/52问题少了哪几块版图？为什么少了？2024/1/11浙大微电子15/522024/1/11浙大微电子PDK中的PCELLPMOSNMOS电阻PNP电容电感16/522024/1/11浙大微电子64路PDP显示扫描高压驱动芯片

博士生洪慧（2002.9-2007.9）17/522024/1/11浙大微电子18bit音频ADC版图博士生马绍宇（2003.9-2008.10）18/522024/1/11浙大微电子18bit音频DAC版图

博士生黄小伟（2003.9-2009.3）19/522024/1/11浙大微电子2.4GHzPLL（锁相环）版图

博士生周海峰（2004.9-2010.1）20/522024/1/11浙大微电子700V高压PWM芯片(3umBCD)

硕士生梁剑（1998.9-2001.3）21/522024/1/11浙大微电子锂离子电池保护器(0.6umCMOS)

22/522024/1/11浙大微电子光电图像传感器(0.6umCMOS)

硕士生周鑫（2001.9-2004.3）23/522024/1/11浙大微电子漏电保护器ASIC芯片(0.5um)

硕士生付文、范镇淇（2006-2011）24/522024/1/11浙大微电子优化设计（2.2→0.72mm2）工艺改进（0.6um–0.5um）管子宽长比的优化（最小尺寸）算法的优化（计数器的复用）逻辑单元的优化（DFF从22只管子→16只管子）1.8mm1.2mm0.9mm0.8mm增加了四项功能1、有无延时可选2、延时类型可选3、ESD保护4、抗空间辐照(EMC)25/522024/1/11浙大微电子“浙大绿芯1号”

ZDLX-1H节能芯片

硕士生彭成（2008.9-2011.3）0.73mm*0.62mm，面积为0.453mm2

26/522024/1/11浙大微电子应用电路的设计整流电路降压电路滤波电路稳压电路

27/522024/1/11浙大微电子EMC试验、寿命试验、高低温、噪声EMI(10KHz以上时)EMS浪涌（雷电）（2KV,4KV）快变脉冲群（振铃）空间辐照（辐射）（100MHz–1GHz）静电ESD（接触式、非接触式，4KV,8KV）寿命实验（10万次以上）高低温实验（-40°C–85°C）噪声实验（25dB以下）28/522024/1/11浙大微电子高压荧光灯驱动电路(650V)

硕士生刘剑（2001.9-2004.3）29/522024/1/11浙大微电子电子镇流器驱动电路（600V）

硕士生姚云龙（2000.9-2003.3）30/522024/1/11浙大微电子功率因数调整器（Bipolar）

硕士生詹桦（2000.9-2003.3）31/522024/1/11浙大微电子电子钟电路（铝栅工艺）32/522024/1/11浙大微电子通信链路保护芯片(双向SCR)

硕士生王泽（2003.9-2006.3）33/522024/1/11浙大微电子65nm高精度ΣΔDAC

直博生王昊（2010.9-）34/522024/1/11浙大微电子65nm高精度ΣΔADC

硕士生梁国（2009.9-2012.3）

RAM(256*24)ROM(128*24)35/522024/1/11浙大微电子65nm2.4GHz，6GHz小数分频PLL

硕士生梁筱、杨伟伟（2009.9-2012.3）36/522024/1/11浙大微电子MPW

Multi-PurposeWafer37/522024/1/11浙大微电子二、半定制设计方法（标准单元法）

Semi-CustomDesignApproach标准单元法也叫库单元法，用在数字IC设计中。先将IC设计中可能会遇到的所有基本逻辑单元(包括I/O单元)的版图用全定制的方法设计好后存入库中按照最佳设计原则(速度、面积)

遵照一定的外形尺寸约束实际设计ASIC时从单元库中调出所要的单元版图按照一定的拼接规则拼接留出平行且宽度可调的布线通道（水平与垂直走线分层）38/522024/1/11浙大微电子标准单元法中“等高不等宽”原则基本逻辑单元的逻辑功能和驱动能力不同,其版图面积也不同单元版图设计必须满足一个约束条件在某一个方向上它们的尺寸必须是完全一致的：宽度可以不一,但高度却必须完全相等这就是所谓的“等高不等宽”原则这一原则是标准单元设计法得以实施的根本保证既保证了器件的多元化，又保证了走线通道的规则化39/522024/1/11浙大微电子标准单元版图布局PADChannelCell40/522024/1/11浙大微电子带内波纹抽取/插值滤波器(0.18um)

硕士生陈磊、蔡友（2005.9-2007.7）1P6M41/522024/1/11浙大微电子标准单元法的特点布线通道当两排元件之间的连线较少时,布线通道就窄些,以减少面积浪费;当两排元件之间的连线较多时,布线通道就宽些,以保证布通率I/O压焊块四周I/O压焊块的个数可根据实际需要安置面积或受CORE限制，或受I/O个数限制逻辑单元同一种功能的逻辑门，可有不同的版图尺寸（宽度），用户可根据对驱动能力的不同需求调用不同宽度的单元42/522024/1/11浙大微电子标准单元法中的单元库和库单元标准单元法中一个很重要的工作是建库,繁复的建库工作需要大量人力和时间的投入每一种逻辑功能需要相应的库单元与之对应,但同一种逻辑的单元也会因为驱动能力的不同而有不同的型号和不同的版图面积单元库中的每个库单元都有三种描述形式:单元的逻辑符号(以L表征)单元的拓扑版图(以O表征)单元的掩膜版图(以A表征)43/522024/1/11浙大微电子逻辑“非门”（倒相器）的

逻辑符号、拓扑版图、掩膜版图

44/522024/1/11浙大微电子库单元三种描述方式的意义单元的逻辑符号用以建立逻辑图单元的拓扑版图描述单元版图的外形尺寸、输入/输出的位置为使单元之间的连线都处于布线通道之内,单元本身的PIN口必须处于单元的上下两排，从上、下都可链接单元的掩膜版图才是最终的有效制版信息注意每种单元的三种描述之间名称要一一对应45/522024/1/11浙大微电子标准单元法设计ASIC采用标准单元设计IC时,只需调用各单元的拓扑版图即可拓扑版图的简单外形大大压缩了数据的处理量有助于设计者的直观检查经过自动布局布线处理后,再进行一次数据转换,将所有单元、I/O的拓扑版图转换成掩膜版图,得到最终可供制版的掩膜数据（GDS-II）所有的库单元在入库时都必须进行严格的设计规则检查和电连接性检查,确保其万无一失的正确性和可靠性。46/522024/1/11浙大微电子库单元设计中需要注意的地方

单元最上端布以贯穿整个单元的铝线,作为电源线VDD,

单元最下端布以贯穿整个单元的铝线,作为地线VSS,

这样在单元拼接时,电源线和地线就可以分别直接相连2.每个输入/输出端(PIN)在单元的上下两个方向都能引入或引出,以利通道布线左：三输入或非门中：Filler右：两级倒相器左：三输入或非门中：Filler右：两级倒相器4