有源器件的选型

第一层有源器件的选型和印制板设计翟丽北京理工大学电动车辆工程技术中心

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在进行电磁兼容设计时，可根据所采取的措施在实现电磁兼容时的重要性，分层依次进行设计。第一层为有源器件的选型和印制板设计。第二层为接地设计。第三层为屏蔽设计。第四层为滤波设计和瞬态骚扰抑制.并且在每一层进行接地、屏蔽和滤波的综合设计和软件抗骚扰。这称为“分层与综合设计法〞。电磁兼容设计的方法产品EMC设计,需要在不同级别上实现.包括:元器件,部件级,PCB级,模块级,产品级,集成系统级.解决元器件,部件级,PCB级的EMC问题,终究比解决模块级,产品级,集成系统级更容易,更有效,本钱更低.

在电子设备或系统的EMC设计中,关键是有源器件的正确选型和印制电路板(PCB)设计。

它是分层与综合设计法的第一层。越接近EMI源和敏感源,实现EMC所需本钱就越低,效果越好.芯片是主要的EMI源和敏感源,深入了解这个机理,掌握芯片的封装类型,偏置电压和工艺技术,准确选择芯片,是EMC设计的首要步骤.

一、有源器件的敏感度特性与发射特性

1.电磁敏感度特性

模拟器件的灵敏度和带宽是评价电磁敏感度特性最重要的参数，灵敏度越高，带宽越大，抗扰度越差模拟器件:带内敏感度特性取决于灵敏度和带宽;

带外敏感度特性用带外抑制特性表示.逻辑器件:带内敏感度特性取决于噪声容限或噪声抗扰度;噪声容限即叠加在输入信号上的噪声最大允许值，

带外敏感度特性用带外抑制特性表示.噪声抗扰度为：各种逻辑器件族单个门的典型特性集成电路电磁兼容试验标准:

IEC61967集成电路电磁发射

IEC62132集成电路电磁抗扰度

IEC62132标准：集成电路电磁抗扰度

包括以下5局部：

1，

通用条件和定义；

2，辐射抗扰度测量方法--横电磁波室法〔TEMCell〕；

3，传导抗扰度测量方法--电流注入法〔BCI〕；

4，传导抗扰度测量方法--直接鼓励注入法〔DPI〕；

5，传导抗扰度测量方法--WFC〔WorkbenchFaradayCage〕法。

2.电磁发射特性

电子噪声主要来自设备内部的元器件。

包括热噪声、散弹噪声、1/f噪声和天线噪声等

逻辑器件的电磁骚扰发射包括传导骚扰和辐射骚扰*传导骚扰可通过电源线、信号线、接地线等金属导线传输；*辐射骚扰可由器件辐射或通过充当天线的互连线进行辐射。

辐射发射与f2成正比,传导发射与f成正比.但凡有骚扰电流经过的导线都会产生辐射发射

逻辑器件是一种骚扰发射较强的最常见的宽带骚扰源.器件翻转时间tr越短，对应逻辑脉冲所占频谱越宽。

BW=1/tr实际辐射频率范围可能到达BW的十倍以上.在保证电路性能要求的前提下,应尽量选用tr长,功耗低,集成度高的逻辑器件.二、△I噪声电流和瞬态负载电流是传导骚扰和辐射骚扰的初始源1.△I噪声电流的产生和危害当数字集成电路在加电工作时，它内部的门电路将会发生“0〞和“1〞的变换。在变换的过程中，该门电路中的晶体管将发生导通和截止状态的转换，会有电流从所接电源流入门电路，或从门电路流入地线，这个变化的电流就是△I噪声的初始源，亦称为△I噪声电流。由于电源线和地线存在一定的引线电感，电流的变化将通过感阻抗引起尖峰电压，并引发其电流电压的波动，这个电源电压的变化就是△I噪声电压，会引起误操作.△I噪声电压和△I噪声电流会产生电场和磁场,其最高频率就是发射带宽.所以,引线电感是产生传导骚扰和辐射骚扰的根源。1、ΔI噪声电流

在导通状态和截止状态转换期间(tr期间),会有大的电流涌动从电源流入门电路,或由门电路流入地线.使电源线或地线上的电流发生瞬变,这个瞬变电流即ΔI噪声电流。

设：△I=4mA，tr=2ns,L=500nH(p47)那么：13CS24LVcc噪声电压不仅引起了传导和辐射发射，还造成电路的误动作，要想减少噪声电压的幅度，需要减小地线电感。设驱动线对地电容与驱动门输入电容之和为Cs，平时被充电，其值为电源电压。门1由高电位翻转为低电位时，放电电流即：当典型输出翻转电压为3.5V，翻转时间为3ns时，设单面板上驱动线长度为5cm，门电路共5个端口，每个端口输入电容为5×10-12f/门，那么瞬态负载电流为：IL=〔5cm×0.3pF/cm+5×5pF/门〕×3.5V/3ns=30mA3.瞬态负载电流IL与△I噪声电流的复合2.瞬态负载电流很高的开关速度和存在引线电感及驱动线对地电容，产生很高的瞬态电压和电流，它们是传导骚扰和辐射骚扰的初始源。克服方法：减小电感、电容、噪声电流、翻转电压，增加dt；应优选多层板，尽可能减小引线电感；减小驱动线对地分布电容和驱动门输入电容；正确选择信号参数和脉冲参数；安装去耦电容，是抑制噪声电流的一种方法。三、去耦电容对△I噪声电流的抑制作用

选择安装去耦电容可提供一个动态电流源,以补偿逻辑器件工作时所产生的△I噪声电流,防止造成电源电压和地电位的波动。将去耦电容安装在芯片封装内可以有效控制EMI并提高信号完整性。

电容可分为去耦电容、旁路电容和容纳电容三类。去耦电容用来滤除高速器件在电源板上引起的骚扰电流，为器件提供一个局域化的直流，还能减低印制电路中的电流冲击的峰值。旁路电容能消除印制板上的高频辐射噪声,又称为整体去耦电容.一般为去耦电容量的10倍以上.容纳电容那么配合去耦电容滤除△I噪声。a)去耦电容的典型位置b)推荐的去耦电容的位置去耦电容的位置去耦电容抑制作用的破坏

当CMOS器件工作于较低速率时，△I噪声电流的能量主要集中于较低频率，CMOS器件工作速率提高以后，△I噪声的能量也向高频扩展。

当f>100MHz后,去耦电容的引线电感与去耦电容发生谐振,在高于谐振频率的范围等效为电感,极大地增大了电路中电源线地线系统的阻抗严重破坏了去耦电容对△I噪声的抑制作用。因此,去耦电容的应用存在局限性.

当f>100MHz后,应采用电源完整性方法.四、掌握IC设计和封装特性抑制EMIIC封装也是产生电磁骚扰的原因之一.IC封装包括芯片,内部PCB以及焊盘.直接影响IC封装的电容和电感.目前,BGA(球栅阵列封装)具有最小的电容和电感.EMI可抑制到最小.随着全球IC技术的开展,封装已进步到CSP(ChipSizePackage),已做到裸芯片有多大,封装就多大.

封装是指安装半导体集成电路芯片用的外壳,它不仅起着安放,固定,密封,保护芯片和增强电热性能的作用,而且还是沟通芯片内部世界与外部电路的桥梁--芯片上的接点用导线连接到封装外壳的引脚上,这些引脚又通过印制板上的导线与其它器件建立连接.衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比,这个比值越接近1越好.封装技术已经历了好几代的变迁:一,DIP(DualIn-linePackage)封装:70年代流行的双列直插封装,其芯片面积/封装面积=1:8.6,离1相差很远,说明封装效率很低.二,芯片载体封装:80年代出现了芯片载体封装,有陶瓷无引线芯片载体LCCC(LeadlessCeramicChipCarrier),塑料有引线芯片载体PLCC(PlasticLeadedChipCarrier),小尺寸封装SOP(SmallOutlinePackage),塑料四边引出扁平封装PQFP(PlasticQuadFlatPackage).芯片面积/封装面积=1:7.8

一〕、双列直插封装-DIP

(Dual

In-line

Package)

[特点]

常见封装方法，可以插入插座中(易于测试)，也可永久焊接到印刷电路板的小孔上。70年代流行，有多层或单层陶瓷材料。芯片面积与封装面积的比值较小。

[图示]

[其他]

SDIP

(Shrink

DIP)

紧缩式双列直插封装，比常规DIP针脚密度高

PDIP

(Plastics

DIP)

塑料双列直插封装,两管脚间距比常规小，俗称廋型DIP二).芯片载体封装为适应SMT高密度的需要，集成电路的引线由两侧开展到四侧，这种在封装主体四侧都有引线的形式称为芯片载体,通常有塑料及陶瓷封装两大类。(1)塑料有引线封装〔PlasticLeadedChipCarrier〕(简称:PLCC)引线形状：J型引线间距：1.27mm引线数：18-84条(2)陶瓷无引线封装〔LeadlessCeramicChipCarrier〕(简称:LCCC)它的特点是：无引线引出端是陶瓷外壳四侧的镀金凹槽(常被称作：城堡式)，凹槽的中心距有1.0mm、1.27mm两种。3.方型扁平封装〔QuadFlatPackage〕它是专为小引线距〔又称细间距〕外表安装集成电路而研制的。引线形状：带有翼型引线的称为QFP；带有J型引线的称为QFJ。引线间距：0.65mm、0.5mm、0.4mm、0.3mm、0.25mm。引线数范围：80—500条。

三).BGA封装90年代随着集成技术的进步和深亚微米技术的使用,LSI,VLSI,ULSI相继出现,芯片集成度不断提高,对封装要求更加严格,I/O引脚数急剧增加,功耗也随之增大.为满足开展的需要,在原有封装品种根底上,又增添了新的品种--球栅阵列封装简称BGA(BallGridArrayPackage).成为CPU南北桥等VLSI芯片的高密度,高性能,多功能及高I/O引脚封装的最正确选择.芯片面积/封装面积的比为1:4四).面向未来的新的封装技术

BGA封装比QFP先进更比PGA好但它的芯片面积/封装面积的比值仍很低.1994年9月诞生了一种新的封装形式命名为芯片尺寸封装,简称CSP(ChipSizePackage或ChipScalePackage),芯片面积/封装面积=1:1.1.也就是说,单个芯片有多大,封装尺寸就有多大。4.球栅阵列封装(BallGridArray)(简称:BGA)

集成电路的引线从封装主体的四侧又扩展到整个平面，有效地解决了QFP的引线间距缩小到极限的问题，被称为新型的封装技术。

5.裸芯片组装随着组装密度和IC的集成度的不断提高，为适应这种趋势，IC的裸芯片组装形式应运而生，并得到广泛应用。它是将大规模集成电路的芯片直接焊接在电路基板上，焊接方法有以下几种。板载芯片(简称:COB)COB是将裸芯片直接粘在电路基板上，用引线键合到达芯片与SMB的连接，然后用灌封材料包封，这种形式主要用在消费类电子产品中。当前,电子产品正朝着便携式、小型化、网络化和多媒体化方向开展，单位体积信息的提高(高密度)和单位时间处理速度的提高(高速化)成为促进微电子封装技术开展的重要因素。在小型化方面，规格尺寸从3216→2125→1608→1005开展，目前最新出现的是0603(长0.6mm，宽0.3mm)，体积缩小为原来的0.88%.。集成化的元件可使Si效率(芯片面积/基板面积)到达80%以上.微组装技术是90年代以来在半导体集成电路技术、混合集成电路技术和外表组装技术(SMT)的根底上,形成的高密度、高速度、高可靠的三维立体机构的高级微电子组件技术。多芯片组件(MCM)就是当前微组装技术的代表产品。它将多个集成电路芯片和其他片式元器件组装在一块高密度多层互连基板上，然后封装