FPGA中的时序分析和设计

FPGA中的时序分析和设计整理课件本课程涉及的内容时序根底时序分析时序优化时序约束同步设计跨时钟域设计案例整理课件时序根底

时序分析和设计是为了答复以下问题：为什么同一个FPGA烧写程序在同一个板卡上时好时坏？为什么同一个FPGA烧写程序在不同批板卡上表现不一？设计是否已经稳定？有多大裕量？怎样更稳定？设计是否可以跑得更快，怎样跑得更快？怎样对设计进行完整有效的约束，怎样确定约束是否完整和合理？为什么要进行同步设计，怎样进行同步设计？怎样进行跨时钟域的设计？整理课件时序根底

数字域上的采样〔最简模型〕

物理模型时序模型整理课件时序根底

数字域上的采样〔内部模型〕物理模型时序模型整理课件时序根底

数字域上的采样〔接口模型〕物理模型时序模型整理课件时序根底

数字域上的采样〔全模型〕

FPGA中的时序包括两大局部：1,接口的时序。2,内部的时序。

INCLKOUTDQCLRPREDQCLRPRE组合逻辑延时

CLR整理课件时序分析〔模型〕

三种路径:时钟路径数据路径异步路径*时钟路径异步路径数据路径异步路径DQCLRPREDQCLRPRE两种分析:同步路径 –时钟&数据路径异步路径* –时钟&异步信号*在本例中异步路径是指控制存放器异步信号的路径整理课件时序分析〔发射沿&锁存沿〕

CLK发射沿锁存沿DataValidDATA发射沿: “源存放器〞的输入端锁存信号的时钟沿锁存沿: “目的存放器〞的输入端锁存信号的时钟沿。

通常发射沿到锁存沿的路径是时序分析工具分析的路径，在有时钟频率约束的情况下，分析和布线工具会保证发射沿到锁存沿小于一个时钟周期(多周期路径除外)。整理课件时序分析〔建立时间&保持时间〕

建立时间: 时钟沿到来之前，数据必须稳定的最短时间。保持时间: 时钟沿到来之后，数据必须稳定的最短时间。建立时间和〔或〕保持时间不满足是采样出错的根本原因。DQCLRPRECLKTh采样窗DATATsu时钟数据时钟边沿前后，数据均需有个稳定期，以确保准确采样整理课件时序分析〔数据延时时间〕

数据延时时间=Tclk1+Tco+TdataCLKREG1.CLKTclk1DataValidREG2.DTdata发射沿DataValidREG1.QTco从发射沿到数据到达目的存放器输入端的时间REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk1TCOTdata整理课件时序分析〔时钟延时〕

时钟延时时间=Tclk2

CLKREG2.CLKTclk2锁存沿从时钟输入引脚到采样存放器时钟引脚的延时REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk2整理课件时序分析〔时钟歪斜/抖动〕

CLKREG2.CLK时钟歪斜从时钟输入引脚到采样存放器时钟引脚的延时REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk2REG2.CLK时钟歪斜/抖动通常都是PS级，在常用S6.C3.V5芯片中甚至是100PS级，在分析时序时加一定的裕量就可以不考虑整理课件时序分析〔建立时间余量〕

Tclk2REG2.CLK在锁存沿到来之前，实际数据稳定的时间超出能正确采样的Tsu的余量。建立时间余量大于0是采样稳定的必要条件。TsuCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTco

SetupSlack发射沿锁存沿REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk1TCOTdataTclk2Tsu整理课件时序分析〔保持时间余量〕

在锁存沿到来之前，实际数据稳定的时间超出能正确采样的的余量。保持时间余量大于0是采样稳定的必要条件。REG2.CLKTclk2ThCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTcoHoldSlack锁存沿REG1PREDQCLRREG2PREDQCLR组合逻辑Tclk1TCOTdataTclk2Th整理课件时序分析〔恢复/移除时间〕

恢复时间: 在时钟沿到来之前，数据已经稳定的最短时间。移除时间: 在时钟沿到来之后，数据保持稳定的最短时间。跟同步信号的建立时间和保持时间是类似的概念。DQCLRSETCLKTremValidASYNCTrecCLKASYNC整理课件时序分析〔异步和同步〕

尽量用同步设计。异步信号一般只在没有时钟的情况下需要复位/置位操作时使用。同步等于所有的动作在时钟这个口令员的口令下同时动作，整齐划一，稳定性可靠。异步等于各信号各自为政，需要设计者搞清他们的关系，把他们都控制和安排好。异步设计不是不可以，但是增大了设计者的工作量，增加了设计的复杂度。ASSPreg1PREDQCLRFPGA/CPLDreg2PREDQCLROSCFPGA/CPLDreg1PREDQCLRreg2PREDQCLR用同步信号控制异步接口〔芯片间〕用同步信号控制异步接口〔芯片内〕DataarrivalpathDataarrivalpathDatarequiredpathDatarequiredpath整理课件时序分析〔IO接口分析〕接口时序分析必须考虑外部接口芯片的时序特性接口时序分析包括外部走线的延时特性

FPGA/CPLDFPGA/CPLDreg1PREDQCLRreg2PREDQCLRCL*TdataTclk1Tclk2TCOTsu/ThOSC数据延时路径数据到达路径数据采样路径整理课件时序分析〔IO接口分析〕接口时序分析必须考虑外部接口芯片的时序特性接口时序分析包括外部走线的延时特性

整理课件时序优化〔软件优化选项〕Quartus：ISE:

整理课件时序优化〔软件优化选项〕Quartus：ISE:

整理课件时序优化〔软件优化的作用〕平衡不同的存放器级在延时路径中的比重

整理课件时序优化〔软件优化的作用〕调整关键路径的走线方式

fgab-criticalLUTLUTcdeLUTLUTfgaecdb整理课件时序优化〔软件优化的作用〕使不同的级数之间延时变小

N整理课件时序优化〔软件优化的作用〕较少扇出

整理课件时序优化〔更改设计〕

增加存放器把多级组合逻辑切断系统延时组成：逻辑延时，走线延时什么情况下需要这样做：60/40法那么：逻辑延时大于总延时的60%，需要切断整理课件时序优化〔更改设计〕

VHDL VerilogIF嵌套过多可能造成风险整理课件时序优化〔更改设计〕

IF多层嵌套综合结果整理课件时序优化〔更改设计〕

Tclk2extTclk2int增加存放器级数，对接口存放器，可以放到IOB中整理课件时序优化〔更改设计〕

Tclk1extT