2022年长春理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)

2022年长春理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、下面关于计算机Cache的论述中，正确的是（）。A.Cache是一种介于主存和辅存之间的存储器，用于主存和辅存之间的缓冲存储B.如果访问Cache不命中，则用从内存中取到的字节代替Cache中最近访问过的字节C.Cache的命中率必须很高，一般要达到90%以上D.Cache中的信息必须与主存中的信息时刻保持一致2、假定主存地址为32位，按字节编址，主存和Cache之间采用直接映射方式，主存块大小为4个字，每字32位，采用写回（WriteBack）方式，则能存放4K字数据的Cache的总容量的位数至少是（）。A.146KB.147KC.148KD.158K3、信息序列16位，若想构成能纠正一位错、发现两位错的海明码，至少需要加（）位校验位。A.4B.5C.6D.74、计算机中表示地址时，采用（）。A.原码B.补码C.移码D.无符号数5、设x为整数，[x]补=1.x1x2x3x4x5，若要x<-16，x1~x5应满足的条件是（）。A.x1~x5至少有一个为1B.x1必须为1，x2~x5至少有一个为1C.x1必须为0，x2~x5至少有一个为1D.x1必须为0，x2~x5任意6、下列关于多总线结构的叙述中，错误的是（）。A.靠近CPU的总线速度较快B.存储器总线可支持突发传送方式C.总线之间需通过桥接器相连D.PCI-Expressx16采用并行传输方式7、假设某存储器总线采用同步通信方式，时钟频率为50MHz，每个总线事务以突发方式传输8个字，以支持块长为8个字的Cache行读和Cache行写，每字4B.对于读操作，方式顺序是1个时钟周期接收地址，3个时钟周期等待存储器读数，8个时钟周期用于传输8个字。请问若全部访问都为读操作，该存储器的数据传输速率为（）。A.114.3MB/sB.126.0MB/sC.133.3MB/sD.144.3MB/s8、计算机硬件能够直接执行的是（）。1.机器语言程序IⅡ.汇编语言程序Ⅲ.硬件描述语言程序入A.仅IB.仅I、ⅡC.仅I、ⅢD.I、Ⅱ、Ⅲ9、假设基准程序A在某计算机上的运行时间为100s，其中90s为CPU时间，其余为/O时间。若CPU速度提高50%，V/O速度不变，则运行基准程序A所耗费的时间是（）。A.55sB.60sC.65sD.70s10、若某设备中断请求的响应和处理时间为100ns，每400ns发出一次中断请求，中断响应所允许的最长延迟时间为50ns，则在该设备持续工作过程中、CPU用于该设备的I/O时间占整个CPU时间的百分比至少是（）。A.12.5%B.25%C.37.5%D.50%11、异常是指令执行过程中在处理器内部发生的特殊事件，中断是来自处理器外部的请求事件。下列关于中断或异常情况的叙述中，错误的是（）。A.“访存时缺页”属于中断B.“整数除以0”属于异常C.“DMA传送结束”属于中断D.“存储保护错”属于异常12、指令译码器进行译码的是（）A.整条指令B.指令的操作码字段C.指令的地址D.指令的操作数字段13、下列说法中，正确的是（）。A.加法指令的执行周期一定要访存B.加法指令的执行周期一定不要访存C.指令的地址码给出存储器地址的加法指令，在执行周期一定要访存D.指令的地址码给出存储器地址的加法指令，在执行周期一定不需要访存14、某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（）。A.24位B.26位C.28位D.32位15、假设相对寻址的转移指令占两个字节，第一个字节为操作码，第二个字节为位移量（用补码表示），每当CPU从存储器取出一个字节时，即自动完成（PC）+l-PC。若当前指令地址是3008H，要求转移到300FH，则该转移指令第二个字节的内容应为（）；若当前指令地址为300FH，要求转移到3004H，则该转移指令第二字节的内容为（）。A.05H，F2HB.07H，F3HC.05H，F3HD.07H，F2H二、填空题16、存储器和CPU连接时，要完成______的连接；______的连接和_______的连接，方能正常工作。17、RISC的中文含义是________，CISC的中文含义是________。18、按照总线仲裁电路的位置不同，可分为________仲裁和________仲裁。19、多媒体CPU是带有_______技术的处理器，它是一种多媒体扩展结构技术，特别适合于_______处理。20、并行I/O接口______和串行I/O接口______是目前两个最具有权威性的标准接口技术。21、从操作数的物理位置来说，可将指令归结为三种类型：存储器-存储器型，_______22、总线同步定时协议中，事件出现在总线的时刻由________信号确定，总线周期的长度是________的。23、计算机系统中，根据应用条件和硬件资源不同，数据传输方式可采用：_______传送、_______传送和_______、传送。24、按IEEE754标准，一个浮点数由_______、_______、_______三个域组成。25、外围设备大体分为输入设备，输出设备，_________设备，_________设备，_________设备五大类。三、名词解释题26、运算器：27、主设备：28、寻道时间：29、按写分配：四、简答题30、简要描述外设进行DMA操作的过程及DMA方式的主要优点。31、宽体存储器有什么特点？32、试比较同步控制、异步控制和联合控制的区别。33、DMA方式有什么特点？什么样的I/0设备与主机交换信息时采用DMA方式，举例说明。五、计算题34、设有主频24MHz的CPU，平均每条指令的执行时间为两个机器周期，每个机器周期由两个时钟周期组成，试求：1）机器的工作速度。2）假如每个指令周期中有一个是访存周期，需插入两个时钟周期的等待时间，求机器的工作速度。解：35、设有一个1MB容量的存储器，字长为32位，问：1）若按字节编址，地址寄存器、数据寄存器各为几位？编址范围为多大？2）若按半字编址，地址寄存器、数据寄存器各为几位？编址范围为多大？3）若按字编址，地址寄存器、数据寄存器各为儿位？编址范围为多大？36、假设一个32位的处理器配有16位的外部数据总线，时钟频率为50MHz，若总线传输的最短周期为4个时钟周期，试问处理器的最大数据传输率是多少？若想提高一倍数据传输率，可采用什么措施？六、综合题37、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问：1）流水线的操作周期应设计为多少？2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？3）如果在硬件设计上加以改进，至少需要推迟多少时间？38、在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很有趣，因为它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：1.Tpedefintarraya[2][2]；2.3.voidtransposel（arraydst，arraysrc）4.{5.inti，j；6.for（i=0；i<2；1++）{7.for（j=0；j<2；j++）{8.dst[j][i]=src[i][j]；9.}10.}11.}假设在一台具有如下属性的机器上运行这段代码：sizeof（int）==4。src数组从地址0开始，dst数组从地址16开始（十进制）。只有一个L1数据高速缓存，它是直接映射的、直写、写分配，块大小为8个字节。这个高速缓存总的大小为16个数据字节，一开始是空的。对src和dst数组的访问分别是读和写不命中的唯一来源。问题如下：1）对每个row和col，指明对src[row][col]和dstfrow][col]的访问是命中（h）还是不命中（m），例如，读src[0][0]会不命中，写dst[0][0]也不命中，并将结果填至下列表格中。2）对于一个大小为32数据字节的高速缓存，指明src和dst的访问命中情况，并将结果填至下列表格中。39、1）指令中一般含有哪些字段？分别有什么作用？如何确定这些字段的位数？2）某机器字长、指令字长和存储字长均为16位，指令系统共能完成50种操作，采用相对寻址、间接寻址、直接寻址。试问：①指令格式如何确定？各种寻址方式的有效地址如何形成？②在①中设计的指令格式，能否增加其他寻址方式？试说明理由。

参考答案一、选择题1、C2、C3、C4、D5、D6、D7、C8、A9、D10、B、11、A12、B13、C14、A15、C二、填空题16、顺序寻址方式跳跃寻址方式17、精简指令系统计算机复杂指令系统计算机18、集中式分布式19、MMX图像数据20、SCSIIEEE139421、寄存器一寄存器型寄存器一存储器型22、总线时钟固定23、并行串行复用24、符号位阶码尾数25、外存数据通信过程控制三、名词解释题26、运算器：计算机中完成运算功能的部件，由ALU和寄存器构成。27、主设备：获得总线控制权的设备28、寻道时间：在磁盘中，将磁头定位到所要求的磁道上所需要的时间。29、按写分配：cache不命中时的一种更新策略，写操作时把对应的数据块从主存调入cache。四、简答题30、答：（1）外设发出DMA请求；（2）CPU响应请求，DMA控制器从CPU接管总线的控制；（3）由DMA控制器执行数据传送操作；（4）向CPU报告DMA操作结束。主要优点是数据数据速度快31、答：宽体存储器将存储的位数扩到多个字的宽度，访问存储器时可以同时对多个字进行访问，从而提高数据的吞吐率。32、答：同步控制方式：任何一条指令或指令中任何一个微操作的执行都是事先确定的，并且都是受统基准时标的时序信号所控制的方式。异步控制方式：不存在基准时标信号，没有固定的周期节拍和严格的时钟同步，执行每条指令和每个操作需要多少时间就占用多少时间。联合控制方式：是前两者的相结合。对各种不同指令的微操作实行大部分统一，小部分区分对待的方法。33、答：由于主存和DMA接口之间有一条数据通路，因此主存和设备交换信息时，不通过CPU，也不需用CPU暂停现行程序为设备服务，省去了保护现场和恢复现场，因此工作效率比程序中断方式的效率高。适合于高速I/0或辅存与主存之间的信息交换。因为高速1/0设备若每次申请与主机交换信息时，都要等待CPU作出中断响应后再进行，很可能因此使数据丢失。五、计算题34、1）主频为24MHz的意思是每秒中包含24M个时钟周期，又因为执行一条指令需要4个时钟周期，故机器每秒可以执行的指令数为24M/4=6M条（600万条）。2）插入两个时钟周期，即执行每条指令需要6个时钟周期，故机器每秒可以执行的指令数为24M/6=4M条，即400万条。35、解析：字长为32位，若按半字编址，则每个存储单元存放16位；若按字编址，则每个存储单元存放32位。1）若按字节编址，1MB=220×8bit，地址寄存器为20位，数据寄存器为8位，编址范围为00000H~FFFFFH。2）若按半字编址，1MB=20×8bit=219×16bit，地址寄存器为19位，数据寄存器为16位，编址范围为00000H~7FFFFH。3）若按字编址，1MB=20×8bit=218×32bit，地址寄存器为18位，数据寄存器为32位，编址范围为00000H~3FFFFH。归纳总结：主存容量确定后，编址单位越大，对应的存储单元数量就越少。因此，随着编址单位的变大，地址寄存器的位数减少，数据寄存器的位数增加。其实这个可以这么来理解，医院需要放置1000个床位，每个房间放的床位多了，需要的房间自然就少了。36、解析：根据时钟频率可计算出总线传输的最短传输周期为T=4/（50MHz）=80×10-9s对于总线宽度为16位的总线，最大数据传输率为16bit/T=2B/（80×10-9s）=25MB/s若想提高一倍数据传输率，可采用两种方式：1）将总线宽度扩大为32bit，CPU时钟频率仍为50MHz，则数据传输率为32bit/T-4B/（80×10-9s）=50MB/s2）将时钟频率扩大为100MHz，总线宽度仍为16bit，根据时钟频率可计算出总线传输的最短传输周期为T=4/（100MHz）=40×10-9s此时最大数据传输率为16bit/T=2B/（40×10-9s）=50MB/s六、综合题37、解析：1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.2）两条指令发生数据相关冲突的例子如下：ADDR1，R2，R3（R2）+（R3）→R1（将寄存器R2和R3的内容相加存储到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4）分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执行情况见表。ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆（R1）。本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。38、解析：1）解决这个问题的关键是想象出如图所示的关系图。注意：每个高速缓存行只包含数组的一个行，高速缓存正好只够保存一个数组，而且对王所有isrc和dst的行i都映射到同一个高速缓存行（0%2=0，1%2=1，2%2=0，3%2=1）。因为高速缓存不够太，不足以容纳这两个数组，所以对一个数组的引用总是