第五章 锁存器和触发器

第四章回顾

组合逻辑电路的输出状态只决定于同一时刻的输入状态，不包含存储电路。组合逻辑电路可由逻辑门电路构成的集成器件以及可编程逻辑器件(PLD)等组成。

分析组合逻辑电路的目的是根据电路图确定已知电路的逻辑功能，掌握分析的方法和步骤。设计组合逻辑电路的目的是根据所提出的实际问题，设计出逻辑电路。掌握电路设计的方法和步骤。典型的中规模组合逻辑器件包括了编码器、译码器、数据分配器、数据选择器、数值比较器、算术逻辑运算单元(加法器)等。这些组合逻辑器件除了具有其基本功能外，通常还具有输入使能、输出使能、输入扩展、输出扩展功能，其目的是使器件的功能更加灵活，便于构成更复杂的逻辑系统。可编程逻辑器件(PLD)可由用户自定义和设置逻辑功能，可以实现各种组合逻辑电路。其特点是结构灵活、集成度高、速度快和可靠性高等。要能利用组合逻辑集成器件和可编程逻辑器件进行组合逻辑电路设计。5锁存器和触发器latchandflip-flop5.1双稳态存储单元电路5.2锁存器5.3触发器的电路结构和工作原理5.4触发器的逻辑功能时序逻辑电路的一般框图组合逻辑电路与时序逻辑电路：组合逻辑电路的一般框图

时序逻辑电路的工作特征:锁存器和触发器是构成时序逻辑电路的基本逻辑单元。

结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈。任意时刻的输出状态不仅与当前的输入信号有关，而且与此前电路的状态有关。存储单元必须具备的基本特点：1.具有两种不同的稳定状态，分别表示逻辑1和02.两种状态在一定的输入信号控制下可以相互转换3.输入控制信号消失后,新的状态可以保持下来数字电路中具有存储功能的基本逻辑单元称为锁存器和触发器。锁存器与触发器共同点：具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。

不同点：锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

CP

CP

锁存器的种类：SR锁存器：基本SR锁存器

逻辑门控SR锁存器D锁存器：逻辑门控D锁存器传输门控D锁存器

D触发器；

JK触发器；

T触发器；

SR触发器触发器的种类：本章的基本要求1、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握SR触发器、JK触发器、D触发器及T

触发器的逻辑功能3、正确理解锁存器、触发器的动态特性5.1双稳态存储单元电路5.1.1

双稳态的概念5.1.2

双稳态存储单元电路5.1.1

双稳态的概念双稳态存储单元电路(正反馈环路)反馈5.1.2双稳态存储单元电路Q端的状态定义为电路输出状态。电路有两个互补的输出端1.

电路结构2、数字逻辑分析如Q=1如Q=01001101100因此电路能保持在Q=0、Q=1的稳定状态，电路可用于存储0因此电路能保持在Q=1、Q=0的稳定状态，电路可用于存储1数字逻辑分析结论：——电路具有存储或记忆1位二进制数据的功能。

因为电路只存在这两种可以长期保持的稳定状态，故称为双稳态存储单元电路，简称双稳态电路。在双稳态存储单元电路的基础上，设计出锁存器和触发器，能够存储1位二进制码，并可在特定情况下修改所存储的二进制码(使电路状态发生转换)。5.2.1SR锁存器5.2锁存器5.2.1D锁存器锁存器：能够存储1位二进制信号、且对脉冲电平敏感的存储单元电路。锁存器的种类：

SR锁存器：基本SR锁存器；

逻辑门控SR锁存器；

D锁存器：逻辑门控D锁存器；传输门控D锁存器；5.2.1SR锁存器1.基本SR锁存器基本SR锁存器有两个输入端S和R，经过两个或非门构成双稳态存储电路。可由6个NMOS管组成其内部电路逻辑图NMOS管构成的基本SR锁存器初态：R、S信号作用前Q端的状态，初态用Qn表示。次态：R、S信号作用后Q端的状态，次态用Qn+1表示。基本SR锁存器的逻辑符号定义锁存器的两个状态：1)基本SR锁存器的工作原理R=0、S=0因此锁存器状态保持不变0010101000若初态Qn=1则信号作用后，次态Qn+1=1若初态Qn=0则信号作用后，次态Qn+1=0因此无论锁存器的初态Qn为0或1，其次态均为1态。信号消失后新的状态1将被锁存器记忆下来。01101010010R=0、S=1置1，S端称为置位(1)端若初态Qn=1则信号作用后，次态Qn+1=1若初态Qn=0则信号作用后，次态Qn+1=1因此无论锁存器的初态Qn为0或1，其次态均为0态。信号消失后新的状态0将被锁存器记忆下来。10110100101R=1、

S=0置0，R端称为复位端(Reset)或清零端若初态Qn=1则信号作用后，次态Qn+1=0若初态Qn=0则信号作用后，次态Qn+1=01100S=1、

R=1无论初态Qn为0或1，锁存器的输出、都为0。状态不确定基本SR锁存器的约束条件:SR=0当S、R同时回到0时，由于两个或非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。锁存器的输出既不是0态，也不是1态状态不确定。基本SR锁存器的功能表2）基本SR锁存器的工作波形(设初始状态为0)3）用与非门构成的基本SR锁存器、a.电路图

不定10010100101不变11不变Q约束条件:

S+R=1b.功能表c.逻辑符号例：设初始状态为0，已知输入R、S，画出两输出端的波形图。00001111111111111111RS蓝色虚线时刻，2个输入0同时回1，锁存器状态不定。例：设初始状态为0，已知输入R、S，画出两输出端的波形图。红色虚线内，输入全为0，但由于它们不是同时回1，锁存器次态仍可以确定。例：设初始状态为0，已知输入R、S，画出两输出端的波形图。电路原理简单

输入信号直接控制输出状态不定状态使输入R、S有约束条件限制基本SR锁存器的特点:逻辑门控SR锁存器是在基本SR锁存器的基础上，增加了锁存使能输入端E。通过门控信号E，可以实现多个锁存器同步进行数据锁存。2.逻辑门控SR锁存器电路结构

逻辑符号基本SR锁存器使能信号控制门电路数字1的含义？P2112)、工作原理

S=0，R=0：Qn+1=Qn

S=1，R=0：Qn+1=1

S=0，R=1：Qn+1=0

S=1，R=1：Qn+1=ФE=1：成为基本SR锁存器E=0：状态发生变化：锁存器的状态保持不变Q3=SQ4=R此时例5.2.3逻辑门控SR锁存器的E、S、R的波形如下图虚线上方所示，锁存器的原始状态为Q=0，试画出Q3、Q4、Q和Q的波形。5.2.2D锁存器1、逻辑门控D锁存器国标逻辑符号逻辑电路图在逻辑门控SR锁存器的基础上，通过一个非门输出S和R两个信号。避免了SR锁存器的不确定状态。(避免了SR锁存器的不确定状态)=SS=0R=1D=0Q=0D=1Q=1E=0E=1=

DS=1R=0D锁存器的功能表置10111置01001保持不变不变×0功能QDEQ逻辑功能分析：锁存器的状态保持不变2.传输门控D锁存器

(b)E=0时(a)E=1时电路结构TG2导通，TG1断开

TG1导通，TG2断开Q=D形成双稳态电路，Q不变传输门可看成双向模拟开关P89C=1，C=0C=0，C=1传输门控D锁存器的工作波形(初始状态为0)3.D锁存器的动态特性动态特性是反映锁存器对各输入信号的时间要求，以及输出状态对输入信号响应的延迟时间。可利用定时图来表达时序电路的动态特性。建立时间保持时间脉冲宽度传输延迟时间传输延迟时间5.3触发器的电路结构和工作原理5.3.1主从触发器5.3.2维持阻塞触发器*5.3.3利用传输延时的触发器5.3.4触发器的动态特性锁存器与触发器共同点：具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。

不同点：锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

CP

CP

D触发器

JK触发器

T触发器

SR触发器触发器的不同电路结构：触发器的不同逻辑功能：

主从触发器

维持阻塞触发器

利用传输延迟的触发器5.3触发器的电路结构和工作原理1.电路结构5.3.1主从触发器(以由传输门组成的CMOS主从D触发器为例)

TG1和TG4的工作状态相同

TG2和TG3的工作状态相同由两个传输门控D锁存器组成；主锁存器与从锁存器结构相同；TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:

=1，C=0，Q

跟随D端的状态变化，使Q

=D。

2.工作原理触发器的状态保持不变！(2)CP由0跳变到1的瞬间

:

=0，C=1，触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号

TG3导通，TG4断开——从锁存器Q

的信号送Q端。TG1断开，TG2导通——输入信号D不能送入主锁存器。主锁存器维持原态不变。

(时钟信号的上升沿)即CP信号上升沿到达前瞬间的D信号。CMOS主从D触发器的典型集成电路74HC/HCT74逻辑图带直接置1、置0功能的主从结构D触发器

74HC/HCT74是双D触发器芯片

74HC/HCT74的功能表LHH↑HHHLL↑HHQn+1DCPHH××LLHL××LHLH××HLQDCP输出输入74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D功能触发器国标逻辑符号主从SR触发器从锁存器主锁存器CPQQSRCQQSRC1RSCP由两个逻辑门控SR锁存器组成；

CP时钟信号通过与非门控制触发器的状态。试分析其工作原理！5.3.2维持阻塞触发器

(以维持阻塞结构的D触发器为例)1.电路结构置0维持线响应输入D和CP信号根据确定触发器的状态由三个用与非门构成的基本SR锁存器组成；前两个锁存器响应外部输入数据D和时钟信号CP，第三个锁存器确定触发器的状态。输出锁存器CP=0：011DD

G11

&

CP

Q1

&

G22

G33

&

&

&

G55

Q2

Q3

S

R

Q4

D

G6

Q

Q

&

2、工作原理Qn+1=QnD信号进入触发器,为状态刷新作好准备Q1=DQ4=D另一方面Q2、Q3输出均为1，根据SR锁存器的分析，输出锁存器处于保持状态，触发器保持状态不变，即：当CP

由0跳变为1的瞬间：10DD

G11

&

CP

Q1

&

G22

G3

&

&

&

G55

Q2

Q3

S

R

G4Q4

D

G66

Q

Q

&

011DD在CP脉冲的上升沿，触发器按此前的D信号刷新Q2、Q3的状态由此前G1和G4的输出状态Q1和Q4决定，即：Q3=DQ2=D因此：R

=DS=D若此前D信号为1，则输出锁存器置1；若此前D信号为0，则输出锁存器清0。因此：当CP=1时：触发器处于稳定的状态

G11

&

CP

Q1

&

G22

G33

&

&

&

G55

Q2

Q3

S

R

G4Q4

D

G6Q

Q

&

101置1维持线置0阻塞线1若Q=1，则输出锁存器的置1端Q2=0，反馈到G1使Q1=1，从而维持了触发器的1状态，触发器稳定。反馈线称为置1维持线。同理，Q2反馈到G3，维持了Q3=1的状态，使得D端输入的置0信号经Q4之后受到阻塞，因此Q2到G3的反馈线称为置0阻塞线。4

同理，若Q=0，触发器一样处于稳定的状态。只有在CP脉冲的上升沿到来瞬间，触发器的状态才发生变化

G11

&

CP

Q41

&

G22

G33

&

&

&

G5

Q2

Q3

S

R

G4Q4

D

GQ

Q

&

1100D信号不影响、的状态，从而触发器的状态Q保持不变置1阻塞、置0维持线一个时钟周期（CP）动作一次。例:设初态为1，已知触发器的输入D，画出输出端Q的波形。2.典型集成电路-----74F74

74F74的逻辑图

74F74的逻辑符号5.3.4

触发器的动态特性动态特性反映触发器对输入逻辑信号和时钟信号之间的时间要求，以及输出状态对时钟信号响应的延迟时间。建立时间保持时间脉冲宽度传输延时时间传输延时时间建立时间tSU：信号D必须在时钟信号CP的上升沿到来之前的某一时刻完成逻辑电平的跳变并保持不变，以保证与D相关的电路建立起稳定的状态，使触发器状态得到正确的转换。这一时间的最小值称为建立时间。建立时间保持时间脉冲宽度传输延时时间传输延时时间保持时间tH：信号D在时钟信号CP的上升沿到来之后还应保持一定的时间，以保证D状态可靠的传送到输出端。这一时间的最小值称为保持时间。建立时间保持时间脉冲宽度传输延时时间传输延时时间脉冲触发宽度tw：为保证可靠触发，时钟脉冲应具备一定的宽度最高触发频率fcmax：触发器内部要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。传输延迟时间tPLH和tPHL：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间建立时间保持时间脉冲宽度传输延时时间传输延时时间5.4.1D触发器5.4

触发器的逻辑功能5.4.2JK触发器5.4.3SR

触发器5.4.4D

触发器功能的转换5.4.2T触发器5.4

触发器的逻辑功能不同逻辑功能触发器的逻辑符号D触发器JK触发器T触发器SR触发器

D触发器

JK触发器

T触发器

SR触发器触发器的不同电路结构：触发器的不同逻辑功能：

主从触发器

维持阻塞触发器

利用传输延迟的触发器同一逻辑功能的触发器可以用不同的电路结构实现。(如D触发器既有主从D触发器，也有维持阻塞D触发器)利用相同的基本电路结构，可以构成具有不同逻辑功能的触发器。因此不同逻辑功能触发器之间可以相互转换。5.4.1D

触发器(触发器的描述方式包括有特性表、特性方程和状态图)P2261.特性表

(描述的是在时钟上升沿或下降沿时，触发器次态与现态和输入信号之间的关系)

Qn

DQn+10000111001112.特性方程(以方程的形式描述次态与现态、输入之间的关系)Qn+1=D

3.状态图