时序电路测试研究

实验五时序电路测试研究1．掌握常用时序电路分析，设计及测试方法。2．训练独立进行实验的技能。一、实验目的二、实验仪器1、数字电路实验箱一台2、双踪示波器3、器件74LS73双J—K触发器2片74LS175四D触发器1片74LS10三输入端三与非门1片74LS00二输入端四与非门1片时序逻辑电路的概念（1）

特点

结构框图

在时序电路中任一时刻的稳态输出，不仅取决于当时的输入，还取决于电路原先的状态。外加输入信号触发器组状态输出信号组合逻辑电路触发器组存储电路时序电路输出触发器组的驱动信号时序逻辑电路的概念（2）分类按逻辑功能可分为：

按状态变化的特点可分为：按电路输出信号的特性可分为计数器寄存器顺序脉冲发生器同步时序逻辑电路：异步时序逻辑电路：Mealy(米里)型：Moore(摩尔)型：---电路中所有触发器具有相同时钟---电路中触发器具有不同时钟芯片引脚图特别注意：74LS73引脚11是GND，引脚4是VCC四、实验内容1、异步二进制计数器1、异步二进制计数器四、实验内容每当Q2由1变0，FF3向相反的状态翻转一次；每当Q1由1变0，FF2向相反的状态翻转一次；工作原理：4个JK触发器都接成T’触发器。每来一个CP的下降沿时，FF1向相反的状态翻转一次；每当Q3由1变0，FF4向相反的状态翻转一次。（2）由CP端输入单脉冲，测试并记录Q1—Q4端状态及波形。

Q1到Q4端的状态图为：计数顺序Q4Q3Q2Q1计数顺序Q4Q3Q2Q10819210311412513614715Q1到Q4端的波形图为：CPQ1Q2Q3Q4（3）试将异步二进制加法计数改为减法计数，参考加法计数器，要求实验并记录。二进制减法计数器的电路图如下：由CP端输入单脉冲，测试并记录Q1—Q4端状态及波形。二进制减法计数器的状态表为：计数顺序Q4Q3Q2Q1计数顺序Q4Q3Q2Q10819210311412513614715二进制减法计数器的波形图为：CPQ1Q2Q3Q42．异步二一十进制加法计数器（1）按图5．2接线。

QA、QB、QC、QD4个输出端分别接发光二极管显示，CP端接连续脉冲或单脉冲。由CP端输入单脉冲，异步二一十进制加法计数器的状态表为：计数顺序QAQBQCQD计数顺序QAQBQCQD0819210311412513614715在CP端接连续脉冲．CP、QA、QB、QC及QD的波形图为：CPQAQBQCQD集成数码寄存器74LS175的功能:RD是异步清零控制端。D0～D3是并行数据输入端，CP为时钟脉冲端。Q0～Q3是并行数据输出端。0111RD清零×↑10CP时钟××××d0d1d2d3××××××××D0D1D2D3输入0000d0d1d2d3保持保持Q0Q1Q2Q3输出工作模式异步清零数码寄存数据保持数据保持74LS175的功能表

3．数码寄存器——存储二进制数码的时序电路组件

3．自循环移位寄存器——环形计数器（1）按图5．3接线，将A、B、C、D置为1000，用单脉冲计数，记录各触发器状态。RABCD

3．自循环移位寄存器——环形计数器（1）改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”。观察计数器能否正常

3．自循环移位寄存器——环形计数器（2）74LS10的引脚图

3．自循环移位寄存器——环形计数器（2）按图5．4接线，与非门用74LS10三输入端三与非门重复上述实验，对比实验结果，总结关于自启动的体会。111213RABCD

3．自循环移位寄存器——环形计数器由此可知，为了避免在实验中出现无效状态，在实验的最后就要检查电路是否具有“自启动能力”，只有具有了自启动能力电路才能进入有效状态。五、实验报告1.画出实验内容要求的波形及记录表格。

2.总结时序电路特点。下次预习内容实验六集成计数器及寄存器1.查找手册，熟悉74LS90的管脚排列及逻辑功能。2.掌握用反馈归零法设计任意进制计数器的方法。3.思考题：（1）欲构成二进制计数器，计数脉冲接至哪一个CP端？（2）欲构成五进制计数器，计数脉冲接至哪一个CP端？（3）欲构成二-五-十进制（8421码十进制）计数器，CP0、CP1如何连接？预