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文档简介

基于并行分层译码算法的LDPC译码器设计中期报告作为LDPC码的重要译码技术之一，分层译码算法简单高效，多用于超大规模集成电路芯片的设计中。本文旨在综合分析现有分层译码算法的特点，实现基于并行分层译码算法的LDPC译码器设计。一、研究背景在通信领域，波采潮码（LDPC码）高效率可靠性优秀，已广泛应用于通信标准、数字电视和数字存储介质中。对于布局设计和能耗消耗，超大规模集成电路芯片是LDPC译码器的常用实现方案之一，因此各种优化算法不断涌现。分层译码算法是一种高度并行化的算法，适合在硬件实现时使用。但在超大规模集成电路芯片中，仍有许多实际问题需要解决。二、研究目标本课题的目标是通过实现基于并行分层译码算法的LDPC译码器设计，将目标码重构量、运行速率和能耗效率等多个指标优化到一个较高的水平。同时，研究并发技术、算法结构及硬件设计，探索一种简单高效的LDPC译码器的设计方式。三、分层译码算法及优化1.常规译码算法对于所有的LDPC码，都存在一种称为波算法的迭代译码算法。波算法基于矩阵的行和列进行迭代，直到得到检验矩阵中的所有元素为零的估值，然后进行修正。2.分层译码算法分层译码算法是一种高度并行化的译码算法，适合用在大规模集成电路芯片设计中。它是由两个译码步骤构成的：在第一步中，将H矩阵中的行分为若干个层次，然后对每个层次进行相应的译码；在第二步中，对译码结果进行组合并输出，从而得到最终的估值。3.优化方法优化分层译码算法的方法主要包括以下几个方面：1）针对分层译码算法中的多层级缓存使用问题，调整缓存大小和设计缓存序列2）减少数据交互3）采用硬件并发技术，如多线程技术提高算法运行效率4）采用去延迟技术提高译码效率四、设计框架基于以上研究，本课题提出以下基于并行分层译码算法的LDPC译码器设计框架：1.先将H矩阵进行分组，分组后的块为1级缓存的一次读取;再有层级得分的方法确定每行的搜索顺序，每层会有一个得分向量，代表这个层内所有行的得分优先级；针对数据交换过于频繁的问题，考虑采用循环缓存方式，实现数据的处理和输入缓存等待的并发性操作，缓存切换时更高效。2.采用定长层级叠加的方法，同时分层可并行计算，在1~n层中，有$R_n+R_{n-1}$当前可译出的信息数，没有全部确定的符号直接返回第n层。3.采用多核多线程并行计算框架，利用不同模块的硬件资源，实现多层级迭代译码，并行式积累，提高计算效率。五、实验方案1.设计硬件语言和相应的硬件结构，包括寄存器、ALU和译码器模块，探索一种简单高效的基于分层译码算法的硬件系统设计方式;2.利用VHDL等仿真语言进行仿真验证;3.利用UCF进行设计布局和硬件综合，并实现实际的LDPC译码器；4.对实际的译码器进行测试，验证硬件设计的运行效率和能耗等指标。六、进度安排1.第一周：研究现有的分层译码算法，阅读相关论文,获得原理性知识；2.第二周：研究分层译码算法的优化方法，确定实验方案和设计框架；3.第三周：完成硬件语言的设计，利用仿真软件进行仿真；4.第

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