基于fpga的数字pid控制器设计

基于fpga的数字pid控制器设计

0基于matlab的pid控制器硬件仿真pid控制算法是一种简单有效的控制算法。由于其良好的鲁棒性和高可靠性，已被广泛使用。实现PID控制算法有很多种方法,本文分析了PID控制算法的特点,采用Xilinx的FPGA来实现PID控制算法。在PID控制器硬件架构的设计中,综合考虑了运算速度和资源占用两方面的因素,使二者达到了较好的平衡。Matlab是一个功能强大、应用广泛的数学工具软件。本文主要利用了了它的一个全新组件LinkforModelsim来进行软硬件协同仿真。仿真时,PID控制系统的其他部分则使用Simulink中的其他模型来实现。1pid控制原理PID是Proportional(比例)、Integral(积分)、Diffe-rential(微分)三者的缩写,PID控制是连续系统中技术最成熟、应用最广泛的一种控制方式。PID控制实质上就是根据输入的偏差值,按比例、积分、微分的函数关系进行乘、加运算,把运算结果用以输出控制。1.1分方程的变分原理在模拟系统中,PID算法的表达式为:P(t)=KP[e(t)+1TI∫e(t)dt+TDde(t)dt](1)Ρ(t)=ΚΡ[e(t)+1ΤΙ∫e(t)dt+ΤDde(t)dt](1)其中P(t)为控制器的输出信号;e(t)为输入的偏差信号,它等于测量值和给定值之差;KP为比例系数;TI为积分时间;TD为微分时间。对FPGA这样的数字IC来说,它只能对各采样时刻的偏差值来计算输出的控制量。因此,首先必须对式(1)进行离散化处理,用数字形式的差分方程代替连续系统的微分方程:∫n0e(t)dt=∑j=0nE(j)Δt=T∑j=0nE(j)(2)de(t)dt≈E(k)−E(k−1)Δt=E(k)−E(k−1)T(3)∫0ne(t)dt=∑j=0nE(j)Δt=Τ∑j=0nE(j)(2)de(t)dt≈E(k)-E(k-1)Δt=E(k)-E(k-1)Τ(3)将式(2)、(3)代入式(1)可以得到:P(k)=KP{E(k)+TTI∑I=0kE(j)+TDT[E(k)−E(k−1)]}(4)Ρ(k)=ΚΡ{E(k)+ΤΤΙ∑Ι=0kE(j)+ΤDΤ[E(k)-E(k-1)]}(4)其中Δt=T为采样周期;E(k)为第k次采样时的偏差值;E(k-1)为第k-1次采样时的偏差值;P(k)为第k次采样时调节器的输出。如果按照式(4)做运算,每次计算新的输出量要做很多次的加法,而且需要很大的RAM空间来存取历次的偏差信号值。在正确完成运算的前提下,为了节约资源,可以做如下的推导:P(k−1)=KP{E(k−1)+TTI∑j=0k−1E(j)+TDT[E(k−1)−E(k−2)]}(5)Ρ(k-1)=ΚΡ{E(k-1)+ΤΤΙ∑j=0k-1E(j)+ΤDΤ[E(k-1)-E(k-2)]}(5)用式(4)减去式(5)可以得到:P(k)=P(k-1)+(KP+KI+KD)E(k)+(-KP-2KD)E(k-1)+KDE(k-2)(6)从式(6)可以看到,计算第k次的输出值只需要知道P(k-1),E(k),E(k-1),E(k-2),相对于式(5)计算和存储量大大地减少了。1.2pid控制系统为了验证PID控制器的功能,必须将其放在一个系统中测试。典型的PID控制系统如图1所示。在图中的控制系统中,给定值和在测量的输出值相减,作为ADC的输入。ADC输出的数字信号,经过PID运算以后,输出到DAC。DAC输出的模拟信号就是被控对象的输入信号。2硬件结构的设计和算法的实现2.1pid控制器设计从式(6)可以看出,算法主要涉及到加、减法和乘法,每做一次运算需要做3次乘法和7次加、减法。这一算法的实现有很多种方法,其中最极端的两种方法是:(1)并行方法:使用3个乘法器和7个加减法器。这种方法速度最快,但是所占用的资源也最大;(2)串行方法:只使用1个加减法器和1个乘法器,各运算操作的时序通过状态机控制。这种方法占用的资源最少,但是速度却最慢。由于乘法器所占的资源大大超过加法器,为了达到速度和占用资源的平衡,笔者采用了2个加减法器、1个累加器和1个乘法器。PID控制器的电路架构如图2所示。为了提高电路运行的时钟频率,在乘法器的输入、输出端和累加器的输出端插入了寄存器,这样相当于3级流水线。本次设计中,输入的数字量KP,KI,KD和E(k)都设置为12bit。图2中的加减法器、累加器、乘法器都可以用XilinxISE中的COREGenerator来生成。而加减法器是带bypass(即不做加或减运算,直接把一个输入值输出)输入端的。图2中的寄存器组一共有3个寄存器,分别存放E(k),E(k-1),E(k-2)的值。每次计算出新的P(k)后,E(k-2)载入E(k-1)的值,E(k-1)载入E(k)的值,E(k)寄存器则载入输入的新E(k)值。在每次计算P(k)的过程中,寄存器组通过选择器输出其中的一个寄存器数值到乘法器的输入端。以KD为输入的预处理单元,其主要功能是对KD乘以2并选择输出。2.2加减法器次加载状态机是电路的控制核心,算法中各种运算的时序都是通过状态机控制的。图3是PID控制器的状态机,它是一个简单的Moore状态机,每个状态的输出只和状态本身有关。每个时钟的上升沿,状态机都会从一个状态跳到下一个状态。S0:系统reset以后进入该状态,将系统的一些控制信号线初始化。S1:加减法器2输出KD,选择器从寄存器组中选择输出E(k-2)。累加器做第三次累加。S2:加减法器2输出(-KP-2KD),选择器从寄存器组中选择输出E(k-1)。乘法器作第一次乘法KDE(k-2)。S3:加减法器2输出(KP+KI+KD),选择器从寄存器组中选择输出E(k)。乘法器作第二次乘法(-KP-2KD)E(k-1)。累加器做第一次累加。S4:加减法器2输出置0,选择器输出置0。乘法器做第三次乘法(KP+KI+KD)E(k)。累加器做第二次累加。实际上在系统处于S2状态的时钟周期内,累加器也做了一次累加。由于S4状态中选择器输出置0,所以在S1状态中乘法器有一个输入为0。因此,在S2状态时,累加器输入为0,该次累加并不影响结果的正确性。同样,在reset以后,系统从S0状态进入S1状态时,累加器的输入也为0,该次累加也不影响累加结果。3仿真实验和结果分析在FPGA设计中,仿真验证是非常重要的一个环节,也往往是耗费时间最多的一个环节。在这里,笔者使用了Matlab中的LinkforModelsim组件来协助仿真。LinkforModelsim是Matlab的最新版本R14中的新组件。它提供了Matlab,Simulink与FPGA或ASIC硬件设计工具进行协同仿真的接口。用户可以很方便的将Simulink中的软件模型和自己的硬件设计代码连接起来,协同仿真。这使得用户可以在完整地搭建硬件系统之前,对自己的硬件设计做全面的验证。图4是Simulink中的仿真平台模型,其中被控系统的传递函数设定为1/(2s2+s+1)。而ADC和DAC则是用Simulink中的S函数来实现的。在Matlab的主窗口中使用vsim命令,启动Modelsim。然后在Modelsim窗口中调用vsimulink命令就可以将Modelsim和Simulink连接起来。在仿真调试时,可以同时看到图4中最右边Scope中的输出波形和Modelsim中的仿真数据情况。仿真运行完成后,从图4中Scope中可以看到PID控制输出波形。笔者将该波形与Simulink中纯软件仿真的波形对比,证明了硬件PID控制器完全正确地实现了功能。最后,笔者使用Simplify对设计进行了综合,并再XilinxISE环境下进行了布局布线。选择的目标器件是XilinxSpartan-IIXC2S30,结果显示本设计共使用了410个LUT。目前,此设计