全数字4差分四相移相键控的调制解调

全数字4差分四相移相键控的调制解调

0/4-dqpsk的性能特点dqpsk是正交相位移源的一种控制方法，具有比正交相位移源（qpsk）小的包络性变化，以及比最小高斯相位移源（mos）更高的光谱利用率。在多径扩展和衰落的情况下,π/4-DQPSK比交错正交相移键控(OQPSK)的性能更好。π/4-DQPSK能够采用非相干差分解调,不必恢复相干载波。π/4-DQPSK已应用于美国的IS-136数字蜂窝系统、日本的个人数字蜂窝系统(PDC)和美国的个人接入通信系统(PACS)中。数字通信系统中,现场可编程门阵列(FPGA)的应用相当广泛,它的可编程特性带来了电路设计的灵活性,缩短了产品的投入市场的时间。本文主要讨论π/4-DQPSK调制解调在FPGA实现中的误码分析,提出了改进方案,通过仿真分析达到了改善其误码率的效果。1带外辐射的设计图1为全数字π/4-DQPSK调制解调实现框图。串行数据串/并变换分成I,Q两路信号,对其进行π/4-DQPSK星座点的映射,为了与载波的速率相匹配,必须对I,Q两路信号增采样(内插),成形滤波可以减小码间干扰和抑制带外辐射,设计采用升余弦滚降滤波器,与载波的采样信号相乘完成调制部分。调制输出的信号经8bit的D/A转换器转换成为模拟中频信号,送入后续的上变频电路处理。进行π/4-DQPSK解调时采用1bit算法。该算法可以不需要与调制时的8bitD/A转换器相应的8bitA/D转换器,模拟中频信号经过电压比较器送入FPGA芯片,解调输入端的数据为1bit。经中频差分检测、低通滤波后,I,Q通道的信号x,y为:式中:Δφ=φk-φk-1,为前后两个码元的相位差。从图2可以看出x、y与传统的π/4-DQPSK解调的cosΔφ、sinΔφ具有相同的判决区间,因此,1bit解调算法可以成功实现π/4-DQPSK的解调,大大简化了解调部分的数据处理。21实验1波多进阶段误差接收算法在调制解调过程中不可避免会混入噪声,其中主要是高斯白噪声,信道带宽有限、高斯白噪声通过窄带系统时,就形成窄带高斯噪声。可表示如下:n(t)=nc(t)cosωct-ns(t)sinωct假定n(t)是平稳高斯窄带噪声,E{n(t)}=0,方差为σ2;nc(t)和ns(t)可证明都是平稳高斯过程,E{nc(t)}=E{ns(t)}=0,方差均为σ2。解调输入端的信号叠加上噪声,其I、Q两路信号加上接收信号延迟1个码元的两路信号,构成一个4元高斯随机矢量L。x、y可以用L表示,通过求矢量的均值和方差,可以得到其概率密度函数,进而算得相关输出的x、y的联合条件特征函数。差分接收判决是基于x、y的符号。I通道的误码率为:由联合特征函数可得x、y的特征函数,x、y的特征函数恰好是一已知概率密度函数的随机变量的特征函数,因而可得到x、y的概率密度函数。根据此思路,算得的1bit解调算法的误码率为:从图3所示的仿真误码率波形可看出,1bit解调算法的误码率要比8bit的π/4-DQPSK差1.5dB,比QPSK相差近4dB。可以定性地了解产生的原因,模拟中频信号通过比较器,可用数字信号的0、1表示,相当于将正弦波变为方波,从频域来看增加了很多谐波分量。图4为通过比较器的中频信号频谱,中频为455kHz,谐波分量增加,为了能正确恢复信号需要高的信噪比。1bit解调可使电路大大简化,信噪比不低于15dB时,误码率可达10-7,不失为一种有效方法。3fckd的误码率实现π/4-DQPSK调制解调如图1所示,输入码率为8kbit/s,调制中频为455kHz,整个设计晶振提供内部时钟fclk=2MHz,经过211/23=256分频的时钟fclkd作为输入数据使能信号,数据输入时钟为fclkpn=8kHz,用Xilinxise5.2RTL进行仿真,发现有误码存在。仔细分析发现,用于分频的全局时钟是2MHz(2000kHz),而非211kHz(2048kHz),全局时钟2000kHz/256=7.8125kHz即fclkd是7.8125kHz,输入的数据fclkpn和输入使能时钟fclkd在频率上存在偏差,8kHz-7.8125kHz=0.1875kHz,导致恶化。图5为频率偏差为0.1875kHz的误码率曲线。从图5可以看出,在信噪比Eb/N0=14.2dB时,1bit算法理论上的误码率可达10-6;由于频率偏差的存在,实际误码率为10-4。硬件实现中用8位计数器实现0～255循环计数来进行256分频,为了让分频引起的误码率在容忍的范围内,即Eb/N0=14.2dB时,Pe=10-6;不断调整频率偏差,fclkpn-fclkd=8.0kHz-7.9kHz=0.10kHz时,误码率基本上可以满足实际的传输需要。fclkd在7.9kHz～8.0kHz之间时,误码率在可接受的范围内。根据这个范围将分频改为:2MHz经过4×63=252分频得到fclkd=7.936kHz。图6是信噪比为14.2dB时,fclkd和误码率的关系。“*”是未改善的情况;“o”改善后的情况。fclkd和fclkpn的偏差越大,误码率越大。改善后的误码率=5×10-6,下降了近20倍。分频计数器用n位二进制数表示,通常需分频时钟多少k、M(k、M类似于计算机中的含义,即k=210(1024),M=220(1048576)),这样,计数器可以0～2n循环计数,实现方便。实际晶振的1kHz=103Hz,1MHz=106Hz,分频后信号的偏差引起电路性能下降,分频设计时让计数器在0～2n-x之间循环计数,以补偿偏差。4调处误码率对比1bit解调算法应用于全数字