VLSI-复习题与思考题n

“VLS工设计基础”复习题与思考题选用教材：“VLSI设计基础”李伟华编著电子工业出版社2002年10月第一版参考教材“半导体集成电路”，张开华编著，东南大学出版社，1995年7月第一版。第1章“VLS工设计基础概述”复习题与思考题(p.1~3)第2章“MOS器件与工艺基础”复习思考题(p.4~9)第3章“工艺与设计接口”复习思考题(p.10)第4章“晶体管规则阵列设计技术”复习思考题(p.10~13)第5章“单元库设计技术”复习思考题(p.13~17)第6章“微处理器”复习思考题(p.17~22)第7章“集成电路的测试”复习思考题(p.22~23)第1章“VLS工设计基础概述”复习题与思考题1.为什么CMOS（含BiCMOS）工艺成为VLSI主流工艺？其最大特点是什么？在微电子技术领域，集成电路的制造有两个主要的实现技术：双极技术与MOS技术。CMOS以其结构简单，集成度高，耗散功率小等优点，成为当今VLSI制造的主流技术。其最大特点是耗散功率小。2.双极工艺还有用武之地吗？双极技术是以NPN与PNP晶体管为基本元件，融合其他的集成元件构造集成电路的技术方法。双极器件以其速度高和驱动能力大，高频、低噪声等优良特性，在集成电路的设计制造领域，尤其是模拟集成电路的设计制造领域，占有一席之地。但双极器件的耗散功率比较大，限制了它在VLSI系统中的应用。3.以你的体会，你认为集成电路设计师应具备哪些基本技术基础？设计者必须具备下列的技术基础：电路与逻辑没计技术基础，器件与工艺技术基础，版图设计技术基础和集成电路计算机辅助设计技术基础。除此之外，设计者还应具备对电路、逻辑、器件、工艺和版图的分析能力。4.简要说明描述集成电路技术水平5大指标的含义。当前国内和国际上集成电路产业在特征尺寸及晶园尺寸方面各达到什么水平？集成度是以一个IC芯片所包含的元件(晶体管或门/数)来衡量，特征尺寸特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道长度的几何长度)，芯片面积大小，晶片直径大小，封装引脚数多少。国内：0.25μm,8英寸(20cm)，国际：0.13μm,12英寸(30cm)。5.微米级、亚微米级、深亚微米级各指什么尺寸，举例说明之。微米级(micro-M)（3μm、2μm［1985年］、1.5μm、1μm［1989年］）、亚微米级（submicro-SM）（0.7μm、0.5μm［1993年］）发展到深亚微米（deepsubmicro-DSM）（0.35μm［1997年］、0.25μm、0.18μm［2001年］、0.13μm），超深亚微米或亚0.1μm［2005年］（verydeepsubmicro-VDSM）。6.简要说明深亚微米电路设计对设计流程的影响。在深亚微米级电路设计中的一个突出矛盾是时序问题。到了深亚微米水平，互连线的延迟将超过门延迟。要求在逻辑设计过程中引入物理设计阶段的数据；如何把布局布线工具、寄生参数提取工具的时序分析统计工具集成到逻辑综合中去。还有一个功耗问题必须考虑。总之是要求将前端设计和后端设计及测试融为一体。7.为什么说嵌入式SoC的设计代表了高科技的设计方法和软硬件系统？嵌入式SoC是集系统性能于一块芯片上的系统组芯片，它通常含有一个或多个微处理器IP核（CPU），有时再增加一个或多个DSPIP核，以及多个或几十个的外围特殊功能模块，和一定规模的存储器（RAM，ROM）等。针对应用所需的性能将其设计集成在芯片上，而成为系统操作芯片。芯片的规模常常可以达到数百万门甚至上千万门以上，所以嵌入式SoC是满足应用的系统组成的集成电路产品。嵌入式SoC一方面要满足复杂的系统性能的需要，另一方面也要满足市场上日新月异的对新产品的需求，因此嵌入式SoC的设计代表了高科技的设计方法和软硬件系统8.IP的基本定义是什么？IP核即知识产权产品是在集成电路设计中，IP特指可以通过知识产权贸易，在各设计公司间流通的完成特定功能的电路模块。9.分别说明硬IP、软IP、固IP的主要特征。硬IP，也是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完成了全部的前端和后端设计，制造也已确定。它的特点是灵活性最小，知识产权的保护比较简单。软IP是包括逻辑描述、网表和不能物理实现的用于测试的文档(testbenchfile)方式存在的IP，是一段可综合的高级语言（用C语言或硬件描述语言完成）源程序，用于功能仿真。在进行电路设计时，可以改动IP的内部代码以适应不同的电路需要，或者IP本身就带有各种可设置的参数来调整具体的功能。固核是一种介于软核和硬核之间的IP，通常以RTL代码和对应具体工艺网表的混合形式提供。固核既不是独立的，也不是固定的，它可根据用户要求进行修改，使它适合用于某种可实现的工艺过程。固核允许用户重新确定关键的性能参数。10.嵌入式IP核与通用IP模块各有什么特点？嵌入式IP核指可编程IP模块，主要是CPU与DSP，通用模块则包括存储器、存储控制器，通用接口电路，通用功能模块等。IP模块的这种划分，通常是基于商业方面的考虑，按业界的一般观点，提供嵌入式IP核的供应商有比较大的利润空间，而且生存环境较好。11.分别说明CPU核与DSP核，存储器核、存储控制器核，通用接口电路核，通用功能模块核各属于哪种类型？CPU核与DSP核，存储器核--硬IP；存储控制器核，通用接口电路核，通用功能模块核--软IP。12.虚拟插座接口联盟想解决什么问题？1)从IP模块的提供者来看，问题是如何设计商用IP，如何进行恰当的描述使得既能方便使用者进行再利用又不暴露知识产权的秘密，以及如何对IP模块进行维护，使它适应技术的发展；2)从IP模块的使用方面来看，问题是通过什么渠道可以找到所需要的IP模块，如何对它进行评估，验证，如何能够购买到。如何正确使用以及许多标准化的问题。13.什么是摩尔定律？集成电路的集成度大约每三年就要翻两番，集成电路的特征尺寸则是每三年以0.7的比率缩小。14.说明如下30个英文缩写字的含义（不要求写英文全称）：MOSFET金属-氧化物-半导体场效应晶体管IC集成电路LSI大规模集成电路VLSI超大规模集成电路ULSI特大规模集成集成电路GSI巨大规模集成集成电路SDM深亚微米VSDM超深亚微米SoC系统集成或片上系统IP知权模块I/O输入/输出CPU中央处理器DSP数字信号处理器BIST内建自测试CMOS互补金属-氧化物-半导体集成电路BiCMOS双极-互补金属-氧化物-半导体兼容集成电路MEMS微机电系统MOEMS微光机电系统BioMEMS生物微机电系统VSIA虚拟插座接口联盟VCX虚拟部件交易所CAD计算机辅助设计CAE计算机辅助工程EDA电子设计自动化VHDL硬件描述语言ASIC面向特定应用的集成电路ASSP标准专用电路CIF由美国加州工学院开发的版图交换格式PG图形发生器RTL寄存器传输级第2章“MOS器件与工艺基础”复习思考题1.说明MOS器件的基本工作原理。它与BJT基本工作原理的区别是什么？MOS器件基于表面感应的原理，是利用垂直的栅压VGS实现对水平IDS的控制。它是多子（多数载流子）器件。用跨导描述其放大能力。双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控制集电极电流的两种载流子均起作用的器件。用电流放大系数描述其放大能力。2.试以栅介质和栅电极的种类对MOS器件进行分类。当前VLSIMOSIC工艺的主流采用何种工艺？以SiO2为栅介质时，叫MOS器件，这是最常使用的器件形式。历史上也出现过以Al2O3为栅介质的MAS器件和以Si3N4为栅介质的MNS器件，以及以SiO2+Si3N4为栅介质摸MNOS器件，统称为金属-绝缘栅-半导体器件--MIS器件。以Al为栅电极时，称铝栅器件。以重掺杂多晶硅(Poly-Si)为栅电极时，称硅栅器件。它是当前MOS器件的主流器件。3.为什么说硅栅工艺优于铝栅工艺？硅栅工艺是利用重掺杂的多晶硅来代替铝做为MOS管的栅电极，使MOS电路特性得到很大改善，它使|VTP|下降1.1V，也容易获得合适的VTN值并能提高开关速度和集成度。硅栅工艺具有自对准作用，这是由于硅具有耐高温的性质。栅电极，更确切的说是在栅电极下面的介质层，是限定源、漏扩散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。铝栅工艺为了保证栅金属与漏极铝引线之间看一定的间隔，要求漏扩散区面积要大些。而在硅栅工艺中覆盖源漏极的铝引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏极引线隔开，从而可使结面积减少30%-40%。硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。由于在制作扩散层时，多晶硅要起掩膜作用，所以扩散层不能与多晶硅层交叉，故称为两层半布线．铝栅工艺只有两层布线：一层铝布线，一层扩散层布线。硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加布线灵活性。当然，硅栅工艺较之铝栅工艺复杂得多，需增加多晶硅淀积、等离子刻蚀工序，而且由于表面层次多，台阶比较高，表面断铝，增加了光刻的困难，所以又发展了以Si3N4作掩膜的局部氧化LOCOS(LocalOxidationIsolationforMOSIC)工艺，或称等平面硅栅工艺。4.扩散条、重掺杂多晶硅和金属布线的性能区别。扩散条连线由于其电容较大，漏电流也较大，所以尽量少用，一般是将相应管子的源或漏区加以延伸而成。扩散条也用于短连线，注意扩散条不能跨越多晶硅层，有时把这层连线称为“半层布线”。因硼扩散薄层电阻为30～120Ω/□，比磷扩散的R□大得多，所以硼扩散连线引入的分布电阻更为可观，扩散连线的寄生电阻将影响输出电平是否合乎规范值，同时也因加大了充放电的串联电阻而使工作速度下降．因此，在CMOS电路中，当使用硼扩散条做连线用时要考虑到这一点。详见下表。5.画出MOS器件的输出特性曲线。指出MOS器件和BJT输出特性曲线的异同。双极性晶体管的输出特性曲线形状与MOS器件的输出特性曲线相似，但线性区与饱和区恰好相反。MOS器件的输出特性曲线的参变量是VGS，双极性晶体管的输出特性曲线的参变量是基极电流IB。

6.画出增强型(Enhancement)NMOS晶体管和耗尽型(Depletion)NMOS晶体管的输出特性曲线。标出它们阈值电压VT(Thresholdvoltage)、夹断电压VP(pinch-off)的符号。耗尽型NMOS晶体管夹断电压VP的符号为负。增强型NMOS晶体管阈值电压VT的符号为正。7.画出增强型NMOS晶体管，耗尽型NMOS晶体管，增强型PMOS晶体管，耗尽型PMOS晶体管的表示符号。在实际的应用中，一般采用哪几种MOS晶体管？在实际的应用中，一般采用增强型NMOS晶体管，耗尽型NMOS晶体管，增强型PMOS晶体管。8.列出影响MOS晶的阈值电压VT的因素。为什么硅栅NMOS器件相对于铝栅NMOS器件容易获得增强型器件？第一个影响阈值电压的因素是作为介质的二氧化硅(栅氧化层)中的电荷Qss以及电荷的性质。第二个影响阈值电压的因素是衬底的掺杂浓度。第三个影响阈值电压的因素是由栅氧化层厚度tOX决定的单位面积栅电容的大小。第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差ΦMS的数值。铝栅的ΦMS为-0.3V硅栅为+0.8V。所以硅栅NMOS器件相对于铝栅NMOS器件容易获得增强型器件。9.写出MOS晶体管的线性区、饱和区和截止区的电流-电压特性方程。何谓萨式方程？萨式方程就有MOS晶体管的电流-电压特性方程。10.说明MOS晶体管的最高工作频率同栅极输入电容之间的关系。MOS晶体管的最高工作频率栅极输入电容正比于栅区面积乘单位面积栅电容。11.什么是MOS晶体管的衬底偏置效应？CMOS倒相器有衬底偏置效应吗？当MOS晶体管的源极和衬底不相连时，即VBS(Bulk-Source)≠0的情况，由基本的pn结理论可知，处于反偏的pn结的耗尽层将展宽。由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。对器件而言，衬底偏置电压的存在，将使MOS晶体管的阈值电压的数值提高。对NMOS，VTN更正，对PMOS，VTP更负，即阈值电压的绝对值提高了。CMOS倒相器没有衬底偏置效应，但CMOS传输门有。12.分别说明TTL、ECL、CMOS的基本逻辑单元。TTL的基本逻辑单元是与非门。ECL的基本逻辑单元是或非门。CMOS的基本逻辑单元是倒相器和传输门。13.画出CMOS倒相器的电路图和剖面图。CMOS结构的特点是什么？所谓CMOS(ComplementaryMOS)，是在集成电路设计中，同时采用两种MOS器件：NMOS和PMOS，并通常配对出现的一种电路结构。CMOS电路及其技术已成为当今集成电路，尤其是大规模电路、超大规模集成电路的主流技术。CMOS结构的主要优点是电路的静态功耗非常小，电路结构简单规则，使得它可以用于大规模电路、超大规模集成电路。CMOS电路的特点(1)静态功耗小CMOS电路最为突出的优点是徽功耗，其静态功耗是微瓦数量级甚至是纳瓦数量级，这一优点使得CMOS在LSl／VLSI中占有重要地位。CMOS的动态功耗值随工作频率的升高而增大，甚至接近某些LSTTL电路的功耗值。但从系统来看，CMOS电路的功耗仍比TTL电路低得多。(2)工作电源电压范围宽CMOS电路的工作电源电压可在3~18V内波动，由于工作电源电压范围宽，因此选择电源电压灵活方便，对供电线路要求低，允许有较大的波纹，(甚至末加稳压的电源也可以使用)。(3)噪声容限高CMOS电路本质上是一种噪声容限高的器件，不论输入高电平还是输入低电平。输入电压噪声容限的典型值高达电源电压的45％(技术规范为大于电源电压30％)。(4)逻辑摆幅大CMOS电路的输出逻辑高电平近似等于电源的高电子电位VDD；逻辑低电平近似等于电源的低电平电位VSS。即输出逻辑摆幅近似等于工作电源电压值。采用的电源电压越高，输出逻辑摆幅也越大，电源电压的利用系数是最高的。(5)输入阻抗高CMOS电路的输入端一般都是由保护二极管和串联电阻构成的保护网络。在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄漏电流。通常情况下，等效输入电阻大于108Ω，一般可达1010Ω。14.为什么通常PMOS管的(W／L)P比NMOS管的宽长比(W／L)N大？大多少倍？因为有效电子迁移率比有效空穴迁移率约高出2.5倍，为保证导电因子相等，进而保证有对称的电流特性、跨导等，往往在设计输出级电路时，要求PMOS管的(W／L)P比NMOS管的宽长比(W／L)N大2.5倍。15.何谓CMOS结构的Latch-Up效应？说明它的危害。举出3条可以减少发生该效应的准则。Latch-Up(锁定)是体硅CMOS存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁，或者至少系统因电源关闭而造成失效。1)．每个衬底要有适当的衬底接点(或阱接点)。2)．每个衬底接点应该接到传输电源的金属上。3)．衬底接点要愈靠近接到电源的源极。这可以降低Rs和Rw值。4)．每5到10个晶体管要有一个衬底接点。5)．N型器件要靠近Vss，P型器件要靠近VDD。最容易发生Latch-Up的地方是在输入、输出焊接区(I/OPad)结构中，因为那里会有大量的电流流过。通常采用专门设计的I/OPad。16.画出二输入CMOS与非门和CMOS二输入或非门电路图。可以设计CMOS八输入与非门吗？不能直接设计CMOS八输入与非门，因为当MOS管串联工作时，串联结构的器件将存在衬底偏置效应。从图(a)上可以看到在与非门中的NMOS管的衬底都是连接到地，而M3的源端电位并不为0，这样，M3就存在衬底偏置效应，它的阈值电压将提高，相应的导通过程变缓。输入端越多，串联的NMOS晶体管越多，最上边的NMOS管衬底偏置越严重，对信号的响应越滞后。在或非门中有类似的情况，只不过衬底偏置效应发生在串联的PMOS管上，越下边的PMOS越严重。通常输入端子数不超过四个。17.写出异或门的逻辑表达式功能，为什么说在运算逻辑方面，它是一个非常重要的逻辑部件？异或门具有运算的功能，在运算逻辑方面，它是一个非常重要的逻辑部件。当A和B均为0时，Z=0，当A和B均为1时，Z也为0，当A和B不相同时，Z=1。这样的关系正好满足二进制加的本位和的规律，所以，异或门常作为加法器的基本组成单元使用。18.NMOS传输门和PMOS传输门在传输高电平和低电平时，各有什么特点。NMOS传输门在传输高电平时，有阈值电压损耗，NMOS传输门可以完全地传输低电平。PMOS传输门在传输低电平时，有阈值电压损耗，PMOS传输门可以完全地传输高电平。19.何谓三态逻辑？三态门是一种非常有用的逻辑部件，它被广泛地应用在总线结构的电路系统中。所谓三态逻辑，是指该逻辑门除了正常的“0”、“1”两种输出状态外，还存在第三态：高阻输出态(Z)。20.画出CMOS传输门的电路图，它有衬底偏置效应吗？CMOS传输门有衬底偏置效应。21.D型锁存器和触发器的主要区别是什么？锁存器是双稳态电路的最简单形式。它具有记忆或存贮二进制触发脉冲信息的功能。当时钟脉冲CP的使能电平一到，数据即可进入，并立即反映在输出端。在数据输入后就可被CP的禁止电平所封锁，因此也称为“透明锁存器”。触发器(Flip-Flop)触发器是数字电路中的一种基本逻辑单元。它除了象锁存器那样具有记忆功能外，还可以构成计数、移位等功能。因此其电路也是在锁存器的基础上再作改进而成。它没有空翻现象22.集成电路生产线(ICproductionLine)与标准工艺加工线(Foundry)有何主要区别？集成电路大批量生产线(ICMassProductionLine)这是一种传统的IC生产线。其功能是大批量生产单品种(或品种系列)通用IC如各种DRAM生产线等。其产品由厂方自己设计，并对产品的最终性能负责。这种生产线的产品质量稳定、成本低廉，但缺乏柔性。其年投片量通常达到10万片以上(相应的年电路产量为几千万块，乃至几亿块)，才能达到经济生产规模而具有国际市场竞争力。建立这样一条生产线的资金已由数千万美元上升到数亿(10亿以上)美元，生产运行费也相应增加，而产品的单位功能价格却继续大幅度下降。标准工艺加工线(Foundry)引入IC后，通常称之为晶园代工线，它是用来制造用户特定设计的ASIC的一种方式，它运用成熟的标准工艺为多方用户服务，既保证有符合技术规范要求的性能，又保证有相当高的成品率，还要按照用户选择，提供辅助性的服务，包括设计程序、试验和封装等。23.列举出深亚微米工艺的主要优点。深亚微米工艺的主要优点如下。(1)面积(Size)缩小、(2)速度(Speed)提高、(3)功耗(PowerConsumption)降低24.依照工艺顺序，说明p阱硅栅CMOS电路工艺最少所需掩模版的名称。最少需如下8块掩膜。掩膜1：P阱光刻，确定P阱区域的大小和区域，使NMOS管可以位于阱中。掩膜2：光刻有源区，确定薄氧化层区域的大小和位置，以便将来形成栅极以及注入N型和P型离子成为MOS晶体管的源极和漏极，而原来的厚氧化层在此区域中将被刻蚀掉并生长成薄氧化层。掩膜3：光刻多晶硅，确定多晶硅栅极的位置和多晶硅连线的图形，该掩膜确定了P型MOS和N型MOS晶体管沟道的长度。掩膜4：P+区光刻，用于形成P型离子注入区域，构成P型MOS晶体管。掩膜5：N+区光刻，与掩膜4成互补形式，与掩膜4有相同的功能，同样是为了制做MOS晶体管。掩膜6：光刻接触孔，用来确定接触孔的位置和大小。掩膜7：光刻铝引线。掩膜8：刻钝化孔。第3章“工艺与设计接口”复习思考题1.IC工厂—般会向用户提供哪些资料？IC工厂—般会向用户提供如下5方面的资料，即电学设计规则，版图设计规则，单元电路信息，SPICE模型和连线电容。2.电学设计规则包括哪些内容？包括3个方面，即工艺参数、晶体管的电学参数、电阻参数。3.工艺对设计的制约包括哪些方面？

l)最小加工尺寸和集成度对设计的制约。任何一条工艺线均有标称加工尺寸，这样的标称尺寸就决定了我们设计的MOS器件的沟道长度L。另一方面，即使是具有相同的标称尺寸，在各图形具体的加工精度上还有差别。工艺线的加工还有一个最大芯片尺寸(粗略地反应了集成度)的限制。2)标准工艺流程对特殊工艺要求的制约。通常是要求设计迁就工艺，如果不是特别的需要，设计者尽量地不要增加额外的工艺要求。3)工艺参数对设计的制约。由工艺决定的电路的重要参数有阈值电压、薄层电阻和单位面积电容等。4.为什么说阈值电压是MOS结构的重要参数？什么是场区的阈值电压？如果电路的正负电源电压之和等于15V，则场区阈值电压应等于多少？阈值电压的数值及其误差大小对电路性能将产生重要的影响。对硅栅MOS器件，阈值电压反映了衬底掺杂浓度，栅氧化层厚度，栅氧化层中含有的电荷性质与数量，以及多晶硅与衬底的功函数差。通常要求场区的阈值电压大于集成系统电源电压范围再加20％的电源电压波动。例如，电路的正负电源电压之和等于15V，则场区阈值电压应大于18V。5.版图设计规则包括哪些内容？设计规则由两个子集组成：几何设计规则和电学设计规则。几何设计规则给出的是一组版图设计的最小允许尺寸，设计者不能突破这些最小尺寸的限制，也就是说，在设计版图时对这些位置的版图图形尺寸，只能是大于或等于设计规则的描述，而不能小于这些尺寸，它是集成电路版图设计的依据。这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的。设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据6.简要说明版图几何设计规则的描述方法。有两种描述方法：一是规整格式。在这类规则中，把绝大多数尺寸规定为某一特征尺寸的某个倍数。二是用具体的数值进行描述，数值单位是μm，被称为微米设计规则，也称为自由格式。第4章“晶体管规则阵列设计技术”复习思考题1.为什么说只读存储器是不挥发存储器？只读存储器(ReadOnlyMemory，ROM)它又称固定存储器。ROM是把数据固定地存储起来，然后按给定地址进行读出，但不象RAM那样可以随时快速写入和修改，只能读出。它在停电后照样能长期保存数据，所以又被称为不挥发存储器(NonvolatileMemory)。2.何谓MROM？MROM即掩膜ROM(MaskROM)是通过工艺制作过程使单元阵列中的各个单元按要求制成“1”或“0”单元，它是由一次掩膜和加工所完成的。3.说明图4-4所示硅栅NMOS或非结构ROM的局部版图的区别。图4-4(a)所示的硅栅NMOS或非结构ROM的版图，以多晶硅条为字线(图中水平线)，以铝线做位线(图中竖直线)，以n+扩散区做地线，并且地线间隔排列即采用共用地线(共用源区)结构，在需要制作NMOS管的字线、位线交叉点处做一个n+扩散区形成源漏，与水平硅栅构成NMOS晶体管。图4-4(b)则显示了另一种结构的硅栅NMOSROM。与(a)图不同的是，它在所有的字线、位线交义点都制作NMOS管，所不同的是有的NMOS管能够在正常信号下工作，有的则不能工作。它采用离子注入的方法，在不需要NMOS管的地方，预先在多晶硅下注入硼离子，使此处的衬底表面P型杂质浓度提高，使NMOS管的阈值电压提高到大于电源电压，这样，字线上的信号不能使此处的NMOS管导通，从而该NMOS管不起作用，达到选择的效果。在这两种结构中值得注意的是，由于用扩散区做地线，为防止扩散电阻使地线的串联电阻过大，ROM块不能很大，对大容量ROM应分块处理。4.说明采用离子注入方法确定晶体管选择的优点。采用离子注入的方法确定晶体管的选择的优点是：结构简单，对不同的数据或逻辑，只需—块掩模版就可以加以确定；保密性好，由于离子注入采用的是光刻胶保护，注入完毕后去除光刻胶，在硅片表面不留图形痕迹。5.门阵列设计技术的显著特点是什么？门阵列设计技术的显著特点是器件结构已预先制造好，即是说基片上已预先制造好固定的晶体管或者门单元阵列，以及固定的输入输出压焊点和固定的布线通道(门海除外)。这种功能未经定义的基片通常称为门阵列母片。门阵列电路在ASIC市场份额中占据了很重要的地位。门阵列由于其设计过程自动化程度高，设计和制造周期较短，价格较低，特别适宜批量较小的ASIC设计。6.说明图4-11所示采用标准CMOS结构MUX电路中，逻辑电平提升电路的工作原理。逻辑电平提升电路是一个由倒相器和PMOS管组成的正反馈回路。当NMOS结构的MUX在传输高电平时，随着Z端电位不断地上升(对节点电容充电)，倒相器的输出电位不断地下降，使得PMOS管由原先的截止转向导通，加快了Z点电位的提升速度，这时，即使MUX中的NMOS管已经截止(因为阈值损耗)，通过导通的PMOS管仍然能够将Z点的电位提升到电源电压VDD。另一方面，在MUX的输出端还同时得到了一个反相的信号，增加了逻辑运用的灵活性。7.门阵列的单元库通常提供什么信息？门阵列的单元库可提供如下信息：(1)单元库具备单元电路图、逻辑图、功能描述、电学参数等电路单元信息，并以手册形式提供给ASIC设计者选用；(2)提供门阵列设计所需要的图形符号库，电路功能库、单元内部版图数据库，以供特定的CAD系统应用；(3)提供与工艺制造相关的资料、信息；(4)提供单元电路的几何尺寸、版图数据。8.为什么通常用四管单元做为CMOS门阵列的标准门？所谓的标准门是用于定义门阵列规模的参考。以现在被广泛应用的CMOS门阵列为例，它的规模是用标准二输入“与非门”或二输入“或非门”进行定义。这样的一个标准门有两对MOS管：两只PMOS和两只NMOS，它也被称为四管单元。四管单元又可构成一个倒相器和一个传输门。如果说4000门规模，则表示在门阵列的内部将有16000只MOS管，这里并未计及I/O单元引入的晶体管数量。9.如果门阵列采用双层金属布线，通常采用何种布线方式？如果门阵列的布线结构采用水平布线和垂直布线严格分层的设计规则。是双层金属引线，通常也是一层为水平布线，一层为垂直布线。10.固定门阵列和优化门阵列有何区别？门阵列分为固定门阵列和优化门阵列。所谓固定门阵列是指门阵列芯片中阵列的行数、列数、每行的门数，以及四周的I/O单元数等均为固定的结构。优化门阵列是一种不规则的门阵列结构，所谓不规则是指它的单元行的宽度不完全相同，即每行的单元数有多有少，布线通道的容量不完全相同。这是因为优化门阵列结构的门数是由待集成的电路的规模确定，没有多余的单元，也没有多余的水平布线道。但总体上，优化门阵列还是行式结构，它的设计仍然遵循门阵列的设计准则。11.母片的获取有几种途径？母片的获取有两种途径：一是由CAD软件提供商推荐半导体公司所生产的，与CAD系统相匹配的母片，二是在有关半导体公司或厂家定制母片。从第一条途径可以购买到一定规格系列的母片，这里所指的规格包括两个方面的参数，即速度参数和门的规模。与速度参数相关的是器件的尺寸，如MOS器件的最小沟道长度、宽长比等。以第二种途径获取的母片比较容易与后期的设计相匹配，这是因为母片和金属掩模是在同一个CAD系统中设计，采用同一个几何设计规则，并且通常整套掩模(包括金属布线掩模版)也是在同一制版系统中完成的。12.何谓门海结构门阵列？单元之间是如何实现隔离的？所谓门海结构门阵列是无通道型门阵列，简称门海。门海与通道型门阵列的差异在于母片上没有特定的布线通道区，即没有预设用于走线的区域。门海结构中，基本结构单元沿水平和垂直两个方向重复分步，占据整个门阵列分布区域，只有外围输入输出电路部分不含这些基本结构单元。宏单元之间是通过正常的晶体管实现隔离的，作隔离用的晶体管的栅分别接VDD(对P型管)和GND(对N型管)，这样隔离管就处于截止状态，使相邻宏单元在电学上相互隔离。13.门阵列结构中采用多层布线有哪些优点？门阵列结构中采用多层布线具有以下优点：①由于布线几乎全部采用金属，因而连线短，提高了速度；②增加了设计的灵活性，极大的减少了布局布线的困难程度，③可以加大布线的条宽，减小导线的电流密度，提高了电路和可靠性；④减小互连所占用的面积，从而提高电路的集成度和性能：⑤随着CAD技术的实用化，采用自动布线程序和单元库，使设计周期缩短。14.什么是嵌入式门阵列？在一个芯片上将门阵列，标准单元混合在一起，构成更大功能的嵌入式门阵列(embededarray)，不但有利于用户灵活、经济地进行系统设计，而且还可得到最佳性能价格比。可以认为嵌入式门阵列是把门阵列上铺满的门单元挖空一部分，嵌上RAM或高功能、高集成度的标准单元而成，它能够实现标准单元的功能和门阵列较短的试制周期(TAT)，即从开发结束到制成器件所需的时间短，是—种很有发展前景的ASIC产品。第5章“单元库设计技术”复习思考题1.门阵列与单元库技术的主要区别是什么？门阵列，是将尺寸相同的MOS晶体管（增强型NMOS晶体管、耗尽型NMOS晶体管和增强型PMOS晶体管）“搭建”成常用的基本逻辑门。而单元库技术所面对的直接是逻辑部件，对每个逻辑部件都进行专门地设计，即具有一定逻辑操作和运算功能的部件，它可能是一个逻辑门，也可能是一个功能块，甚至是一个功能相对完整的子系统。2.简要说明单元库设计技术两种主要的设计方法。单元库设计技术分为两种主要的设计方法：标准单元设计技术和宏单元、积木块设计技术。标准单元设计技术，是指采用经过精心设计的逻辑单元版图，按芯片的功能要求排列而成集成电路的设计技术。标准单元由于受到高宽比的限制，单元的规模有限，在构造大的功能模块时，必须采用单元拼接方法。对随机逻辑，通常采用这种方法，对有些模块，采用这种方法将对电路性能产生影响，甚至不可能实现一些所需要的逻辑。因此，在设计上常常需要更大的单元模块，这就要突破标准单元的外部限制，具体的讲，就是突破标准单元在高度上的限制，这些单元被称为积木单元。3.标准单元的版图有哪些特征？标准单元的版图具有以下三个特征：•各单元具有相同的高度，可以有不同的宽度。•单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出线，电源、地线在两侧的位置要相同，线的宽度要一致，以便单元间电源、地线的对接。•单元的输入/输出端安排在单元的上下两边，要求至少有一个输入端或输出端可以在单元的上边和下边两个方向引出。引线具有上下出线能力的目的是为了线网能够穿越单元。由于单元设计上的规格化和标准化，这些单元被称为“标准单元”。这些单元经过人工优化设计，经过设计规则及性能模拟的验证，并通常要经过对实验芯片的实际测定，较之门阵列，它的面积与性能都有很大程度的改善。4.图5-2是一个简单倒相器的逻辑符号、单元拓扑和单元版图。分别说明逻辑符号、单元拓扑和单元版图起的作用。绘出其电路图并说明单元版图中两个MOS管的栅和漏是如何联结的。能判断出VDD、VSS吗？(1)逻辑符号描述是一个图形符号，它代表一个逻辑，逻辑符号的描述应符合国际标准或国家标准。另一个需要注意的问题是符号的惟一性，即一个符号和名称只能代表一个单元。(2)单元拓扑是具体版图的主要特征的抽象描述，它去掉了版图内部的具体细节，保持了单元的主要特征，有效地减少了数据量，提高了设计效率。单元拓扑是对单元的外部尺寸和出线位置的描述。由于标准单元规定了单元高度必须一致，所以外部单元尺寸的描述就主要是宽度的定义，通常用高宽比进行描述。(3)单元版图一般由人工设计，标准单元的电源线、地线同时从单元两侧出线，且位置、线宽要一致。考虑到抑制CMOS的可控硅效应，图5-2的版图中就采用了双隔离环结构。5.标准单元技术需要制作全套掩模吗？是的。标准单元与优化门阵列一样，没有多余的器件，它也需要全套制作掩模，进行全工艺过程制备，所不同的是标准单元电路性能改善，芯片面积缩小，实现了整体优化和局部优化。6.一个标准单元库能对应于多条工艺线的制作能力吗？不能。因为标准单元的版图和工艺选择、工艺水平关系很大。一个标准单元库只能对应于—条工艺线的制作能力，也就是说，用某一套标准单元设计系统设计的芯片，并不是放在任何一条工艺线上都能生产。即使是相同的工艺，如CMOS工艺，几何设计规则不同，设计的标准单元也必定不同。7.如何用标准单元技术实现集成电路或集成系统版图？用标准单元技术实现集成电路或集成系统版图的过程通常分为三步：首先，对输入逻辑进行标准单元结构的布局，这时采用的是标准单元库中单元拓扑图。其次，根据输入逻辑的网络进行布线，得到连接关系图。最后，将单元版图填入单元拓扑，并将线网连接关系转换为具体的布线即线网的几何图形。8.选取什么样的标准单元的宽度和高度的比值比较合适？通常，标准单元的宽度和高度的比值在1/3~3之间比较合适。9.试归纳标准单元设计技术的特点。标准单元设计技术的特点可以归结如下：①标准单元是一个具有规则外部形状的单元，其内容是优化设计的逻辑单元版图，各单元的规模应相近，并遵循一致的引线规则。②一个标准单元库内的所有单元遵循同一的工艺设计规则，一个单元库对应一条或一组完全相同的工艺线。也就是说，当工艺发生变化时，单元库必须修改或重建。③不论是局部逻辑，还是完整的集成电路，或者系统，用标准单元实现的版图均采用“行式结构”，即各标准单元排列成行。10.输入、输出单元(I/OPAD)有哪几种？I/OPAD通常可分为：输入单元、输出单元、输入/输出双向单元。11.为什么MOS电路输入栅需要进行保护？举出一种输入栅保护电路的实例。因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因(如触摸)感应的电荷无法很快地泄放掉，而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的场强，如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效。为防止器件被击穿，必须为这些电荷提供“泄放通路”，这就是输入保护电路。下图示出一个理想保护电路。它应满足两个条件：工作电压应小于二极管击穿电压，而又应小于NMOS管栅氧化层最大耐压，同时要求二极管反向漏电越小越好，否则会使输入阻抗严重下降；外加电压Vi高于时，NMOS管上电压VMOS始终保持值，即二极管击穿后的动态电阻RD为零。12.图5-6是一种p阱硅栅CMOS结构的倒相输出单元。为什么采用多栅并联结构？源漏区的金属引线设计为什么成叉指状结构？版图中为什么PMOS管的尺寸比NMOS管大？大多少？为什么版图中采取多个接触孔？为了获较好的驱动能力，MOS管的宽长比比较大，所以版图采用了多栅并联结构，源漏区的金属引线设计成叉指状结构，电路中的NMOS管和PMOS管实际是由多管并联构成，采用了共用源区和共用漏区结构。考虑到电子迁移率比空穴约大2.5倍，所以，PMOS管的尺寸比NMOS管大，这样可使倒相器的输出波形对称。同时，作为内部信号对外的接口，其工作环境复杂，为防止触发CMOS结构的寄生可控硅效应烧毁电路，该版图采用了p+和n+隔离环结构，并在隔离环中设计了良好的电源、地接触。对于需要大面积接触的区域，在设计引线孔时，为减轻工艺加工的大小尺寸匹配难度，也为了避免大面积接触可能引起的金属熔穿掺杂区的情况发生，通常采取多个接触孔代替一个大的接触孔的方案。13.试分析图5-11所示同相三态输出的电路单元结构图的工作原理所谓三态输出是指单元除了可以输出“0”，“1”逻辑电平外，还可高阻输出，即单元具有三种输出状态。同样，三态输出的正常逻辑信号也可分为倒相输出和同相输出。图5-11是一个同相三态输出的电路单元的结构图。单元电路有两个信号端：数据端D和控制端C。当控制端C为逻辑“1”时，与非门和或非门都处于等效倒相器状态，它们的输出始终相同且为数据端信号D的非量，经M1、M2构成的等效倒相器，传送到压焊块上的信号就是数据端D的信号。而当C为逻辑“0”时，与非门输出为“1”，或非门输出为“0”，PMOS管M1和NMOS管M2均处于截止状态，使输出信号处于高阻态。14.说明与门阵列法相比较，标准单元法的版图有何不同？标准单元法得到的芯片版图与门阵列得到的芯片版图有以下4个原则的差异：(1)标准单元法中各单元虽然高度相同，但宽度不同，而门阵列各单元全是相同的。(2)两者虽都有布线通道，但常规门阵中的布线通道是固定的，而标准单元法中布线通道间距是可变的。(3)在门阵列法中，对应于一种基片结构，其I/O管腿数是固定的。设计时可利用其全部或部分I/O管腿，在部分利用时，空余的管腿不予连接。但在标准单元法中，是根据设计需要而设置I/O管腿数，因而没有空余的I/O管腿。(4)门阵列基片已完成了连线以外的所有加工工序，完成逻辑时需要单独设计的掩膜版只有2～4块；但对标准单元法则不同，由于所调用的单元不同，布局的结果不同，布线结果不同，布线通道间距不同，因而需要设计所有层次的掩膜版。15.标准单元法与门阵列法相比较，有哪些优点和缺点？标准单元法与门阵列法比较有明显的优点：(1)芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也没有无用的晶体管。(2)可以保证l00％的连线布通率。(3)单元可以根据设计要求临时加以特殊设计并加入库内，因而可以得到较佳的电路性能。(4)可以与全定制设计法相结合。在芯片内放入经编译得到的宏单元或人工设计的功能块。标准单元法也存在缺点和问题：(1)原始投资大。单元库的开发需要投入大量的人力物力；当工艺变化时，单元的修改工作需要付出相当大的代价。因而如何建立一个在比较长的时间内能适应技术发展的单元库是一个突出问题。(2)成本较高。由于掩膜版需要全部定制，芯片的加工也要经过全过程，因而成本较高。因此只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。16.在进行小批量生产和使用的ASIC时，在PLD、LCA(FPGA)、门阵列和标准单元IC中如何进行选择？首先要看哪种方法能满足你所设计产品的集成度要求，其次是比较其性能指标--工作速度、功耗和芯片面积，最后分析需要付出的代价。从工作速度角度看，标准单元IC的速度在4者中属最快的(当然它比不上全定制的IC)，门阵列IC速度要低些，因为它内部单元中的晶体管尺寸都相同。PLD和LCA(FPGA)都比上两种更慢(如果采用相同的工艺技术的话)，因为它们有着由于电编程结构所带来的附加内连延迟，特别是LCA(FPGA)，其附加延迟更加严重；但是随着工艺技术的改进，可编程IC的速度已有明显提高。PLD的集成度目前还较低，而LCA(FPGA)的集成度已可与门阵列、标准单元IC相比。目前PLD和LCA的价格较高，因而在大量生产时，往往由于成本的原因，将PLD和LCA转换成相应的门阵列；或由于性能的要求。将其转换成相应的标准单元甚至再次设计成全定制电路。当所需逻辑电路的且年使用量在1万块以下(集成度较高时)或10万块以下(集成度较低时)，使用FPGA为适宜。利用FPGA代替门阵列或标准单元可大大降低成本。第6章“微处理器”复习思考题1.简述CPU和MPU的区别。计算机中的一个核心部件CPU称为中央处理单元(CentralProcessingUnit)。过去的CPU由多个小规模或中规模集成电路块组成。随着大规模集成电路技术的开发和成熟，CPU可以用一块大规模集成电路来实现，这种置于一块芯片(单片)上的中央处理器被称为微处理器(microprocessor)或微处理单元MPU(microprocessingunit)。2.微处理器主要用那个指标做为划分标准？其内部结构由哪几部分构成？微处理器是采用LSI／VLSI／ULSI技术在一片或几个芯片上制成的计算机中央处理单元。其主要的划分标准为字长，有1位、4位、8位、16位、32位和64位微处理器。微处理器的内部结构主要包括数据通路、控制通路和总线接口。数据通路为进行算术/逻辑运算的运算器，有存放操作数和中间结果的寄存器堆和移位器等。控制通路包括指令寄存器、指令译码器和控制电路。总线接口部分包括数据总线和地址总线的缓冲器等。3.微处理器本身是一台完整的计算机吗？微处理器本身不是一台完整的计算机，但它是微型计算机的心脏。它的任务是完成指令所要求的运算功能和控制功能，所以它是运算单元和控制单元的总称。完整的计算机还应包括内存储器、外存储器、输入输出设备组成。当然微型计算机还需要有内置电源、时钟电路和键盘、显示器及打印机等外部设备。4.微型计算机中的信息流有几类？微型计算机中的信息流有3类，见图4。1).指令流。图中以粗实线表示。指令流是将存在内存储器中的程序指令逐条送到控制器中。2).控制流。图中以虚线表示。控制器根据对指令分析的结果，向运算器、内存储器和输入输出设备发出运算命令、存取数据命令或输入输出命令。3).数据流。图中以实线表示。分别表示从输入设备中将数据读入内存，从内存中将数据送到运算器，将运算结果送回内存，通过输出设备输出结果。5.什么叫精简指令微处理器(RISCMPU)？精简指令微处理器(ReductionInstructionSetComputerIC，RISCMPU)有别于CISC(ComplexInstructionSetComputer)微处理器(如80386、68030等)的另一类微处理器。顾名思义，其最主要的特点是指令系统简单，仅包括一些最常使用的指令，删除了一些复杂指令，并且指令格式固定，大多数指令都能在一个周期内完成。为了改善机器性能，其控制器采用随机逻辑，不用或少用微码。片内有较多寄存器，从而仅有Load/Store指令可访问内存。采用流水线技术，可同时处理多条指令。尽管对于一个给定的算法，RISC机器必须执行的指令数比CISC机器多20-40％，但由于RISC机的指令执行速度比CISC机快3～6倍，因而总的执行时间比CISC快2-5倍。采用RISC技术的CPU芯片，其晶体管数要比同等功能的CISCCPU芯片少得多。如初期的RISC芯片其晶体管数在5万～10万，其性能与近30万晶体管数的CISC芯片相当。RISCCPU芯片广泛应用于工作站及各种专用控制器(如激光打印机)。常用的RISC芯片有SUN公司的Spare及MIPS公司的R3000等。6.微处理器的硬件结构由几部分构成？微处理器由两部分构成。一是运算单元，进行算术/逻辑运算及逻辑判断；另一是控制单元，对指令的读取和指令的执行实行控制。简单的MPU结构框图如图5所示。从图中可以看出，运算单元包括算术逻辑单元ALU(arithmeticlogicunit)、暂时保存数据信息的通用寄存器Rn(generalregister)和保存运算结果和指示执行状态的状态寄存器SR(stateregister)。控制单元包括：①程序计数器PC(programcounter)，它也是一种寄存器，负责存放下一条要执行的地址；②指令寄存器IR(instructionregister)，用于存放从存储器读出的指令；③指令译码器DEC(instructiondecoder)，用来解释指令并给各执行部件发出相应的命令。此外还有时钟发生器、中断控制电路等。有的微处理器中还包含高速缓冲存储器(cache)，这在图中没有标出。7.MPU中连接各部件的内部总线有几种？各起什么作用？MPU中连接各部件的公共线称为内部总线(internalbus)，各部件间的信息都通过内部总线传送。根据传送的内容，内部总线可分为数据总线、地址总线和控制总线。数据总线用于传送数据信息，数据总线的宽度与计算机的字长相同，如16位的MPU芯片，数据总线的宽度也是16位。地址总线用以传送地址信息，地址总线的宽度反映计算机中存储器的容量，例如MPU的地址总线宽度为20位，则可寻找的内存单元数为220，因此就可以对高达1兆位的存储器单元进行寻址。控制总线用以传送控制信号以协调各部件间的操作。8.用哪些指标衡量微处理器硬件的性能？衡量微处理器硬件性能的主要指标如下：(1)字长。微处理器能直接处理的二进制字的位数。微处理器的字长有4位、8位、16位、32位和64位。字长越长，运算精度就越高，处理能力也越强。(2)时钟频率(或称主频)。微处理器的工作时钟频率，在很大程度上决定了微处理器的运算速度。主频越高，微处理器的运算速度会越快。先进的微处理器芯片的时钟频串已高达1.5GHz。(3)运算速度。指微处理器每秒能执行多少条指令。(4)功耗。随着便携式计算机(如移动型、膝上型、超轻型、掌上型)的出现，降低功耗的要求越来越高。譬如要求不接外加电源时利用内置电池仍能较长时间维持工作。9.什么是全加器？它是如何工作的？算术逻辑单元ALU是进行各种基本运算的部件，包括加、减等算术运算，与、或等逻辑运算以及移位运算，其中最主要的是加法。当两个输入的二进制数相加时，考虑到有进位的加法器称为全加器。二进制全加器的真值表如表1所示。表中ai和bi是全加器第i位的输入值，Ci-1是前一位的进位值，Si是本位计算后的输出值，Ci是本位的进位值．Gi＝aibi称为进位产生信号，Pi＝ai+bi称为进位输出信号。10.下图是ALU的外部信号结构图。简要说明ALU是如何工作的。ALU是数据空间的最主要的单元，可以说，它是微处理器的运算核心，程序需要的各种主要的算术运算和逻辑操作，都是通过它完成的。如前所述，它应该能够在控制代码的控制下产生不同的逻辑和算术函数，以完成输入数据的处理，实现多种功能。通常的逻辑操作包括：逻辑与、逻辑或、逻辑异或、取反、求补等，通常的算术运算包括：加、减、比较、算术左移等。ALU内部不需要对数据进行寄存，它被要求对输入的信息立即产生反应，从逻辑分类的角度讲，ALU是组合逻辑结构。操作数A和操作数B提供了ALU的基本输入数据，操作码作为控制信息，对所需的操作进行选择和控制，标志位(C、V、N、Z…)则表达了操作的属性。操作数的位数(通常是8，16，32等)由微处理器的基本数据宽度决定，操作码的位数由所需进行的操作与运算类型数决定。11.说明超前进位加法器的工作原理。在微处理器中，ALU的速度将影响整个微处理器的处理速度，因此，在实际的ALU设计中要尽可能的提高ALU的速度，除了器件本身的速度以外，ALU的结构设计也非常重要。在以全加器为核心的ALU中，进位结构的优化是设计的一个重要内容。在上面的结构中，进位是以串行的方式工作的，因此，后一级的工作必须待前级稳定后才能有效，这将对多位ALU的速度产生影响。为解决这个问题，人们采用超前进位加法器等结构来改善进位所产生的延迟。为此人们设法寻求直接传输进位的方法，其中曼彻斯特(Manchester)进位加法器就是一种采用了快速进位链的加法器。由于Gi＝aibi，Pi＝ai+bi，本级进位Ci可以改写为Ci＝Gi十PiCi-1因此可以用Gi和Pi控制进位信号直接由低位向高位传输，而不必等待各位运算的结果。下图是CMOS所组成的曼彻斯特进位链的基本电路，其中Gi和Pi是控制信号，Φ为时钟信号。12.说明微处理器中堆栈的工作原理。堆栈是微处理器中的另一个重要的存储单元，它采用先进后出的存储和移位结构，一位堆栈的基本结构如图下所示。在微处理器中，对堆栈的基本操作是压栈操作(PUSH)和弹出操作(POP)。压栈操作是将数据存入堆栈，并且每进行一个数据的压栈操作，前一次压入的数据往堆栈内部递进一位。弹出操作是将原先存入堆栈的数据取出，但每次弹出的数据是在堆栈中最靠近入口的数据，即后进先出。从图可以看出，堆栈是两个简单移位寄存器的重叠结构，其中一个是左进右出，另一个是右进左出。左进右出的移位寄存器是M1→倒相器1→M6→倒相器2→M3→倒相器3→M8→倒相器4→……。右进左出的移位寄存器是……倒相器4→M4→倒相器3→M7→倒相器2→M2→倒相器l→M5。数据出入堆栈的过程实际上是进行的数据的左右移位。堆栈的工作分为压栈，保持、弹出三种情况。控制信号SHR和TRR有效时，在Φ1、Φ2的控制下进行数据的压栈操作。在图所示结构中，数据通过M1被压入堆栈。当TRR和TRL有效时，在