一种qpsk数字解调器的设计与实现

一种qpsk数字解调器的设计与实现

0多进制调相的特点随着现代计算机技术和电子技术的发展和融合，pld设备的发展迅速，尤其是pwdf.深亚洲和微波领域的发展，pwd设备得到了广泛应用。eda技术是以cpdt为基础的，具有高度智能和自动化的电子技术特点。可编程逻辑器件具有功耗低、体积小、集成度高、速度快、开发周期短、费用低、用户可定义功能及可重复编程和擦写等许多优点,CPLD在集成度、功能和速度上的优势正好满足现代通信系统的要求,可编辑逻辑器件(如:CPLD、FPGA)与数字通信技术的结合已经成为现代通信系统发展的一个必然趋势。四相移键控(QPSK)调制技术广泛应用于数字微波通信系统、数字卫星通信系统、宽带接入与移动通信及有线电视的上行传输。在卫星数字电视传输中普遍采用的QPSK调谐器,可以说是当今卫星数字电视传输中对卫星功率、传输效率、抗干扰性以及天线尺寸等多种因素综合考虑的最佳选择。与二进制数字调相比,多进制调相有以下两个特点:(1)在相同码元传输速率下,多进制调相的信息传输速率显然比二进制调相的高,比如,四进制调相的信息传输的速率是二进制调相的两倍。(2)在相同的信息速率下,由于多进制码元的速率比二进制的低,因而多进制信号码元的持续时间要比二进制的长。显然增大码元宽度,就会增加码元的能量,并能减小由于信道特性引起的码间干扰的影响等,正是基于这些特点,使多进制移相键控方式获得了广泛的应用。本文尝试对QPSK调制解调器进行基于VHDL的建模与设计。1不同相位同载荷的选择多进制数字相位调制又称多相制,它是利用载波的多种不同相位来表征数字信息的调制方式。QPSK利用载波的4种不同相位来表征数字信息。因此,对于输入的二进制数字序列应该先进行分组,将每两个比特编为一组;然后用4种不同的载波相位去表征它们。例如,若输入二进制数字信息序列为10110100,则可将它们分成10,11,01,00,然后用4种不同的相位来分别表示它们。由于每一种载波相位代表2个比特信息,故每个四进制码元又被称为双比特码元。由于四相绝对移相调制可以看作两个正交的二相绝对移相调制的合成,故QPSK信号的产生方法采用相位选择法,如图1所示。由图1可知,四相载波发生器分别送出调相所需的4种不同相位的载波,即数字载波信号。按照串/并变换器输出双比特码元的不同,逻辑选相电路输出相应相位的载波。双比特码元ab为00时,输出相位为0°的载波;ab为01时,输出相位为90°的载波;ab为10时,输出相位为180°的载波;ab为11时,输出相位为270°的载波。根据MPSK调制原理,设计模型如图2所示。电路主要由分频器和四选一开关等组成,分频器对外部时钟信号进行分频和计数,并输出4路频率相同而相位不同的相干数字载波信号;四选一开关是在基带信号的控制下,对4路载波信号进行选通,输出数字QPSK信号。但这还不是真正的QPSK信号,需要在FPGA器件外部加一个D/A变换器,将输出转换为模拟信号。如图2所示,输入时钟信号clk及使能信号start,当start为高电平时才进行QPSK调制,输入基带信号x为01010110001101000000010。进行串/并变换。基带信号x由一路信号变为两路并行信号,变换后分别为a信号和b信号,则ab信号构成两位并行信号yy,变换后的yy值如表1所示。时钟信号进入八分频计数器q进行分频得到4种不同相位的载波。载波相位为0°、90°、180°、270°的4种载波,载波波形如表2所示。四选一开关根据信号yy值,选择载波对应相位进行输出,可得到已调信号y。如表2所示,当yy值为“0”,选择输出对应的载波f3;当yy值为“1”,选择输出对应的载波f2;当yy值为“2”,选择输出3对应的载波f1;当yy值为“3”,选择输出对应的载波f0,即最终选择输出的载波波形就构成了调制信号y。当start为高电平时,进行调制,仿真结果如图3所示,选择相位分别为0°,180°,180°,270°,0°,90°,180°,180°,0°,0°,0°。2mpsk解调电路四相绝对移相信号解调可以采用与2PSK信号相似的解调方法进行解调,即由两个2PSK信号相干解调器构成,其组成方框如图4所示。由图4可知,接收信号分别与两个相互正交的载波进行相乘后,得到的两路信号分别通过低通滤波器滤掉高频成分,再经过抽样判决器提高接收的可靠性,最终两路信号经过并/串变换后输出基带信号。这里并/串变换的作用与调制器中的串/并变换相反,它是用来将上下支路所得到的并行数据恢复成串行数据。根据解调原理,MPSK解调电路的VHDL模型如图5所示,输入时钟信号clk及使能信号start,当start为高电平时才进行MPSK解调,输入已调信号x,设输入相位为0°,180°,180°,270°,0°,90°,180°,180°,0°,0°,0°的载波波形,将一个信号周期分成4份,高电平权值分别为0、0、0、0,低电平权值分别1、1、2、3,如表3所示。如图5所示,当调制信号x为低电平时,译码器1根据计数器q值,送入加法器xx相应的数据。经过反复的运算后,当q值为0和1时,加法器xx再将运算结果送到寄存器yy,如图6所示。译码器2根据yy数据通过译码,输出2位并行信号yyy。如表3所示,中间信号yy与yyy的关系为:5对应“00”;3对应“01”;2对应“10”;4对应“11”。并行信号yyy进行并/串转换后得到y值。最终实现了相位为0°的载波,对应输出y值为“00”;相位为90°的载波,对应输出y值为“01”;相位为180°的载波,对应输出y值为“10”;相位为270°的载波,对应输出y值为“11”。仿真结果如图6所示,start信号为高电平时开始解调信号,输出结果(y)为01010110001101000000010。从调制解调器的仿真结果图中可以看出,数字QPSK信号包络恒定,相位连续,具有模拟QPSK的特点,且能通过解调输出恢复出原有基带信号。3fpga数字qpsk性能模拟系统的数值分析本文在传统的QPSK系统的基础上,设计了一个符合FPGA设计特点的,采用数字载波的QPSK(数字QPSK)模型,并对该模型运用MAX7000系列的CPLD器件在主时钟频率为