用VHDL设计全加器进行仿真分析_第1页
用VHDL设计全加器进行仿真分析_第2页
用VHDL设计全加器进行仿真分析_第3页
用VHDL设计全加器进行仿真分析_第4页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

本文格式为Word版，下载可任意编辑——用VHDL设计全加器进行仿真分析姓名：吴华平学号：0850720235班级：08电本一班

数电大作业——用VHDL设计全加器并仿真

方法一：（根据规律表达式进行设计）

全加器的规律表达式是：Y=AB+C(A⊕B)

S=A⊕B⊕C

（注：其中A,B,C为输入，C是来自相邻低位的进位；Y,S为输出，S为本位和，Y为向高位的进位。）

设计者：吴华平

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYwuhuaping1IS

PORT(A,B,C:INSTD_LOGIC;电路图：S,Y:OUTSTD_LOGIC);ENDwuhuaping1;

ARCHITECTUREoneOFwuhuaping1ISSIGNALD,E,F:STD_LOGIC;BEGIN

D<=AxorB;E<=DandC;F<=AandB;S<=CxorD;Y<=EorF;ENDone;

用VHDL进行程序的设计：

用VHDL设计全加器1

姓名：吴华平学号：0850720235班级：08电本一班

保存为.vhd文件：

检查是否有语法错误：（没有错误）

用VHDL设计全加器

2

姓名：吴华平学号：0850720235班级：08电本一班

进行编译：

建立波形文件：（.scf文件）

用VHDL设计全加器

3

姓名：吴华平学号：0850720235班级：08电本一班

进行引脚节点的选择：

保存为.scf文件：

用VHDL设计全加器

4

姓名：吴华平学号：0850720235班级：08电本一班

选择“EndTime〞进行最大仿真时间的设置：（1.0ms）

选择“GridSize〞进行网格时间大

人人文库> 全部分类> 教育资料 > 备课教案

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论