北邮数字电路与逻辑设计实验上 综合实验报告

./数字电路与逻辑设计实验综合实验报告学院：信息与通信工程学院班级：2013211124：爽学号：2013210640班序号：052015年6月2日目录一、实验题目和任务要求3〔一QuartusII原理图输入法设计与实现3〔二用VHDL设计与实现组合逻辑电路3〔三用VHDL设计与实现时序逻辑电路3〔四用VHDL设计与实现相关电路4二、实验容、原理图、VHDL代码和仿真波形分析4〔一QuartusII原理图输入法设计与实现41.半加器42.全加器53.3-8线译码器6〔二用VHDL设计与实现组合逻辑电路61.数码管译码器62.8421码转余3码63.奇校验器7〔三用VHDL设计与实现时序逻辑电路81.8421十进制计数器82.分频器83.组合电路实现数码管0到9循环显示8〔四用VHDL设计与实现相关电路131.数码管动态扫描控制器132.点阵行扫描控制器16三、故障及问题分析20四、总结和结论21五、参考文献21实验题目和任务要求QuartusII原理图输入法设计与实现实验题目QuartusII原理图输入法设计与实现任务要求1用逻辑门设计一个半加器,仿真验证其功能,并生成新的半加器图形模块单元。2用生成的半加器模块和逻辑门设计与实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二级管显示输出信号。3用3-8线译码器和逻辑门设计和实现函数,仿真验证其功能。用VHDL设计与实现组合逻辑电路实验题目1数码管译码器28421码转余3码3奇校验器任务要求1用VHDL语言设计实现一个共阴极7段数码管译码器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。2用VHDL语言设计实现一个8421码转换为余3码的代码转换器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。3用VHDL语言设计实现一个4位二进制奇校验器,输入奇数个‘1’时,输出为‘1’,否则输出为‘0’,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。用VHDL设计与实现时序逻辑电路实验题目18421十进制计数器2分频器3组合电路实现数码管0到9循环显示任务要求1用VHDL语言设计实现一个带异步复位的8421码十进制计数器,仿真验证其功能,并下载到实验板测试。要求用按键设定输入信号,发光二极管显示输出信号。2用VHDL语言设计实现一个分频系数为12,分频输出信号占空比为50%的分频器。要求在QuartusII平台上设计程序并仿真验证设计。3讲〔1、〔2和数码管译码器3个电路进行连接,并下载到实验板显示计数结果。用VHDL设计与实现相关电路实验题目〔二选一1数码管动态扫描控制器2点阵行扫描控制器任务要求1用VHDL语言设计实现一个数码管动态扫描控制器,要求显示班号后3位和班序号。仿真验证其功能,并下载到实验板测试。2用VHDL语言设计实现一个8×8点阵行扫描控制器,要求从上至下逐行循环点亮点阵〔红色或绿色均可,每行点亮时间为0.5秒。3用VHDL语言设计实现一个8×8点阵行扫描控制器,要求从上至下逐行点亮点阵,第一行为红色,第二行为绿色,依次类推,直至点亮所有行,然后全部熄灭,再重新从第一行开始。实验容、原理图、VHDL代码和仿真波形分析QuartusII原理图输入法设计与实现半加器原理图：全加器原理图其中halfadder元件是之前生成的半加器图形模块单元。仿真波形图波形分析全加器包括两个加数A和B、从低位进位Ci、向高位进位Co、和值S,其真值表如下：ABCiSCo0000000110010100110110010101011100111111波形图中,高电平对应真值表中的‘1’,低电平对应真值表中的‘0’,设置"EndTime"为50μs,A、B、Ci三个输入的波形周期分别为1μs、2μs、4μs,可对应出真值表中的8种输入状态。S、Co为输出,同样,根据高低电平对照真值表,可以判断输出无误。输出波形中的冒险可通过增加冗余项消除,但对于本实验来说并无大碍。3-8线译码器本实验采用已有的3-8线译码器元件,再将表达式中四个最小项对应的输出管脚通过与非门连接即可。仿真波形图用VHDL设计与实现组合逻辑电路在编写本次实验的代码时,我采用的是较为直观的CASE语句,罗列出所有可能。代码比较简单,故只列出代码,不再赘述。数码管译码器VHDL代码详见实验〔三3中VHDL代码的e7_2.vhd文件。8421码转余3码VHDL代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYe7_3IS PORT<a:INSTD_LOGIC_VECTOR<3DOWNTO0>; b:OUTSTD_LOGIC_VECTOR<3DOWNTO0>>;ENDe7_3;ARCHITECTUREarchOFe7_3ISBEGIN PROCESS<a> BEGIN CASEaIS WHEN"0000"=>b<="0011"; WHEN"0001"=>b<="0100"; WHEN"0010"=>b<="0101"; WHEN"0011"=>b<="0110"; WHEN"0100"=>b<="0111"; WHEN"0101"=>b<="1000"; WHEN"0110"=>b<="1001"; WHEN"0111"=>b<="1010"; WHEN"1000"=>b<="1011"; WHEN"1001"=>b<="1100"; WHENOTHERS=>b<="0000"; ENDCASE; ENDPROCESS;ENDarch;奇校验器VHDL代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYe7_4IS PORT<a:INSTD_LOGIC_VECTOR<3DOWNTO0>; b:OUTSTD_LOGIC>;ENDe7_4;ARCHITECTUREarchOFe7_4ISBEGIN PROCESS<a> BEGIN CASEaIS WHEN"0000"=>b<='0'; WHEN"0001"=>b<='1'; WHEN"0010"=>b<='1'; WHEN"0011"=>b<='0'; WHEN"0100"=>b<='1'; WHEN"0101"=>b<='0'; WHEN"0110"=>b<='0'; WHEN"0111"=>b<='1'; WHEN"1000"=>b<='1'; WHEN"1001"=>b<='0'; WHEN"1010"=>b<='0'; WHEN"1011"=>b<='1'; WHEN"1100"=>b<='0'; WHEN"1101"=>b<='1'; WHEN"1110"=>b<='1'; WHEN"1111"=>b<='0'; WHENOTHERS=>b<='0'; ENDCASE; ENDPROCESS;ENDarch;用VHDL设计与实现时序逻辑电路8421十进制计数器本实验代码我采用IF语句实现,详细代码可见第三个实验中VHDL代码的e7_11.vhd文件。分频器本实验代码依然采用IF语句实现,详细代码可见第三个实验中VHDL代码的e7_8.vhd文件。原题目中要求的分频系数为12,而在第三个实验中,由于使用的是开发板上的高频时钟,故将代码中的分频系数调高,并将清零电平做了调整,以满足第三个实验的要求。组合电路实现数码管0到9循环显示本实验由分频器、计数器和数码管译码器连接而成,这三个元件分别有各自的VHDL代码文件。在主体中,我利用COMPONENT语句调用这三个文件,在它们之间通过信号SIGNAL连接,从而实现模块化编程。实验时,实验板上的高频时钟先通过分频器降频,之后用计数器计数,再通过数码管译码器译码并显示在数码管上,实现从0到9循环显示的效果。端口说明元件名端口输入/输出名称相关信息或功能主体clk_in输入端外部时钟信号开发板clk的频率为50MHzclear_in输入端异步复位信号异步复位清零b_out[6,0]输出端七段控制信号通过控制a到g的亮灭,显示不同的数字CAT_out[5,0]输出端六位控制信号控制六位数码管的显示分频器clk输入端时钟信号clear输入端异步复位信号异步复位使clk_out置0clk_out输出端时钟信号分频后的时钟信号计数器clk输入端时钟信号clear输入端异步复位信号异步复位使q[3,0]置0000q[3,0]输出端四位数组信号输出二进制计数结果数码管译码器a[3,0]输入端四位数组信号输入二进制数b[6,0]输出端七段控制信号根据输入的二进制数,通过控制a到g的亮灭,显示不同的数字CAT[5,0]输出端六位控制信号低电平有效,控制六位数码管的显示连接图b_out[b_out[6,0]数码管译码器a[3,0]分频器clk_inclear_inclkclearclk_outclkclearq[3,0]b[6,0]CAT[5,0]CAT_out[5,0]计数器VHDL代码主体：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYe7_8and11IS PORT< clk_in:INSTD_LOGIC; clear_in:INSTD_LOGIC; b_out:OUTSTD_LOGIC_VECTOR<6downto0>; CAT_out:OUTSTD_LOGIC_VECTOR<5downto0> >;ende7_8and11;ARCHITECTUREarchOFe7_8and11ISCOMPONENTe7_2 PORT< a:INSTD_LOGIC_VECTOR<3downto0>; b:OUTSTD_LOGIC_VECTOR<6downto0>; CAT:OUTSTD_LOGIC_VECTOR<5downto0>>; ENDCOMPONENT;COMPONENTe7_8 PORT< clk:INSTD_LOGIC; clear:INSTD_LOGIC; q:OUTSTD_LOGIC_VECTOR<3DOWNTO0>>; ENDCOMPONENT;COMPONENTe7_11 PORT< clk:INSTD_LOGIC; clear:INSTD_LOGIC; clk_out:OUTSTD_LOGIC>; ENDCOMPONENT;SIGNALq_twmp:STD_LOGIC_VECTOR<3DOWNTO0>;SIGNALclktmp:STD_LOGIC;BEGIN u1:e7_11PORTMAP<clk=>clk_in,clear=>clear_in,clk_out=>clktmp>; u2:e7_8PORTMAP<clk=>clktmp,clear=>clear_in,q=>q_twmp>; u3:e7_2PORTMAP<a=>q_twmp,CAT=>CAT_out,b=>b_out>;ENDarch;e7_11.vhd：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYe7_11IS PORT< clk:INSTD_LOGIC; clear:INSTD_LOGIC; clk_out:OUTSTD_LOGIC>;ende7_11;ARCHITECTUREarchOFe7_11IS SIGNALtmp:INTEGERRANGE0TO12499999; SIGNALclktmp:STD_LOGIC;BEGIN PROCESS<clear,clk> BEGIN IFclear='1'THEN tmp<=0; clktmp<='0'; ELSIFclk'eventANDclk='1'THEN IFtmp=12499999THEN tmp<=0; clktmp<=NOTclktmp; ELSE tmp<=tmp+1; ENDIF; ENDIF; ENDPROCESS; clk_out<=clktmp;ENDarch;e7_8.vhd：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYe7_8IS PORT< clk:INSTD_LOGIC; clear:INSTD_LOGIC; q:OUTSTD_LOGIC_VECTOR<3DOWNTO0>>;ENDe7_8;ARCHITECTUREarchOFe7_8IS SIGNALq_temp:STD_LOGIC_VECTOR<3DOWNTO0>;BEGIN PROCESS<clk> BEGIN IFclear='1'THEN q_temp<="0000"; ELSIF<clk'eventANDclk='1'>THEN IFq_temp="1001"THEN q_temp<="0000"; ELSE q_temp<=q_temp+1; ENDIF; ENDIF; ENDPROCESS; q<=q_temp;ENDarch;e7_2.vhd：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYe7_2IS PORT< a:INSTD_LOGIC_VECTOR<3downto0>; b:OUTSTD_LOGIC_VECTOR<6downto0>; CAT:OUTSTD_LOGIC_VECTOR<5downto0> >;ende7_2;ARCHITECTUREarchOFe7_2ISBEGIN PROCESS<a> BEGIN CAT<="110111"; CASEaIS WHEN"0000"=>b<="1111110"; WHEN"0001"=>b<="0110000"; WHEN"0010"=>b<="1101101"; WHEN"0011"=>b<="1111001"; WHEN"0100"=>b<="0110011"; WHEN"0101"=>b<="1011011"; WHEN"0110"=>b<="1011111"; WHEN"0111"=>b<="1110000"; WHEN"1000"=>b<="1111111"; WHEN"1001"=>b<="1111011"; WHENOTHERS=>b<="0000000"; ENDCASE; ENDPROCESS;ENDarch;仿真波形图注：为便于仿真,分频器系数设置为4。波形分析从波形图中可以看出,当异步复位信号clear_in为‘0’时,电路正常工作,时钟信号clk_in先通过分频器实现降频,每通过4个时钟上升沿,输出一个降频后的时钟上升沿,相当于频率降低4倍。降频后的时钟信号进入计数器,每一个上升沿计数加1,从0到9循环计数,并以二进制数输出。最后通过数码管译码器,将二进制数转换为七段数码管,显示数字0到9循环。CAT_out控制开发板上的六个数码管显示哪一个,低电平有效。从波形图中看出,本实验选择的是3号数码管显示数字。当异步复位信号clear_in为‘1’时,分频器、计数器异步复位,从波形图中可以看出,数码管立刻显示数字‘0’。待异步复位信号clear_in回到‘0’时,重新开始计数并显示。在实际实验中,由于利用的是开发板上50MHz的高频时钟信号,所以分频系数设置为25M〔25000000,即分频器中从0到12499999计数,分频后的时钟为2Hz。计数器、数码管译码器不作改动。数码管每0.5s显示一个数字,从0到9循环显示。用VHDL设计与实现相关电路本次实验的两个电路的VHDL代码我都编写了,实验时下载到开发板上的是第一个实验——数码管动态扫描控制器,在报告中这两个实验我都会给出详细解释,但是重点放在第一个上。数码管动态扫描控制器本实验主要由两个PROCESS部分组成,第一部分是分频器,第二部分是7段数码管显示器,中间用SIGNAL连接。当输入时钟频率较高时,每次扫描所用时间很短,人眼难以分辨,看起来就像是持续亮着一样。如果将分频器的分频系数调高,如上一个实验调成25M,则数字会从左到右一个一个显示,间隔为0.5s。端口说明元件名端口输入/输出名称相关信息或功能主体clk输入端时钟信号开发板clk的频率为50MHzclear输入端异步复位信号异步复位清零p_out[6,0]输出端七段控制信号通过控制a到g的亮灭,显示不同的数字CAT_out[5,0]输出端六位控制信号控制六位数码管的显示分频器clk输入端时钟信号clear输入端异步复位信号异步复位使输出时钟置0clk_temp输出端时钟信号分频后的时钟信号数码管显示器clk输入端时钟信号每经过一个上升沿,CAT和part都发生变化〔进入下一状态,其中CAT的状态转移图如下b[6,0]输出端七段控制信号根据输入的二进制数,通过控制a到g的亮灭,显示不同的数字CAT[5,0]输出端六位控制信号低电平有效,控制六位数码管的显示101111101111011111111110110111111011111101CAT的状态转移图〔如果出现其他状态均转移到111110以保证进入循环连接图pp_out[6,0]数码管显示器分频器clkclearclkclearclk_temppart[6,0]CAT[5,0]CAT_out[5,0]clkVHDL代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYnumberIS PORT<clk,clear:INSTD_LOGIC; p_out:OUTSTD_LOGIC_VECTOR<6DOWNTO0>; CAT_out:OUTSTD_LOGIC_VECTOR<5DOWNTO0>>;ENDnumber;ARCHITECTUREarchOFnumberIS SIGNALclk_temp:STD_LOGIC; SIGNALcount:INTEGERRANGE0to5; SIGNALpart:STD_LOGIC_VECTOR<6DOWNTO0>; SIGNALCAT:STD_LOGIC_VECTOR<5DOWNTO0>;BEGINu1:PROCESS<clk>BEGIN IF<clear='1'>THEN count<=0; ELSIF<clk'EVENTANDclk='1'>THEN IFcount=5THEN count<=0; clk_temp<=NOTclk_temp; ELSE count<=count+1; ENDIF; ENDIF;ENDPROCESSu1;u2:PROCESS<clk_temp>BEGIN IF<clk_temp'EVENTANDclk_temp='1'>THEN CASECATIS WHEN"101111"=>CAT<="011111";part<="1011011";--显示数字‘5’ WHEN"110111"=>CAT<="101111";part<="1111110";--显示数字‘0’ WHEN"111011"=>CAT<="110111";part<="0000001";--显示符号‘-’ WHEN"111101"=>CAT<="111011";part<="0110011";--显示数字‘4’ WHEN"111110"=>CAT<="111101";part<="1101101";--显示数字‘2’ WHEN"011111"=>CAT<="111110";part<="0110000";--显示数字‘1’ WHENOTHERS=>CAT<="111110";part<="1111110";--显示数字‘0’ ENDCASE; ENDIF;ENDPROCESSu2;CAT_out<=CAT;p_out<=part;ENDarch;仿真波形图注：为便于仿真,分频器系数设置为4。波形分析从波形图中可以看出,当异步复位信号clear为‘0’时,电路正常工作,时钟信号clk先通过分频器实现降频,每通过4个时钟上升沿,输出一个降频后的时钟上升沿,相当于频率降低4倍。降频后的时钟信号进入数码管显示器。CAT控制开发板上的六个数码管显示哪一个,低电平有效,part则控制七段数码管分别显示‘1’、‘2’、‘4’、‘-’、‘0’、‘5’这六个字符。为了让电路可以自启动,当part为其他状态时,均设置下一状态为111110。外部输出CAT_out对应CAT,p_out对应p。从波形图中可以看出,每经过一个分频后的时钟上升沿,CAT和part的状态改变一次,并显示相应的字符,以实现滚动扫描。当异步复位信号clear为‘1’时,分频器异步复位,分频器中的计数立刻置0,从波形图中可以看出,CAT和part分别保持不变,即六位和七段数码管均保持原状态,直至clear为‘0’,继续循环扫描。在实际实验中,由于利用的是开发板上50MHz的高频时钟信号,扫描一次所需时间极短,肉眼无法识别,看起来好像一直显示"124-05"字样。如果将分频系数调高,则可以看到六位数码管一个一个亮灭。例如将分频系数调成25M,则会看到每个字符显示的时间间隔为0.5s。点阵行扫描控制器这个实验我实现的是奇数行亮绿灯,偶数行亮红灯,从上到下依次按行扫描,每次只亮一行,可能和题目要求并不完全相符〔题目中要求逐行点亮,所以主要上交的是第一个实验,第二个实验仅为练习。时钟信号先通过分频器分频,之后用来控制row的状态转移。row从0到7循环。之后再用IF语句控制颜色即可。端口说明元件名端口输入/输出名称相关信息或功能主体clk输入端时钟信号开发板clk的频率为50MHzreset输入端异步复位信号异步复位清零row[7,0]输出端行控制信号控制不同行的亮灭colR[7,0]输出端红色控制信号控制LED灯显示红色colG[7,0]输出端绿色控制信号控制LED灯显示绿色分频器clk输入端时钟信号clear输入端异步复位信号异步复位使输出时钟置0clk_out输出端时钟信号分频后的时钟信号VHDL代码主体：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYLEDIS PORT< clk,reset:INSTD_LOGIC; row:OUTSTD_LOGIC_VECTOR<7DOWNTO0>; colR:OUTSTD_LOGIC_VECTOR<7DOWNTO0>; colG:OUTSTD_LOGIC_VECTOR<7DOWNTO0>>;ENDLED;ARCHITECTUREarchOFLEDIS SIGNALnumber:INTEGERRANGE0TO7; SIGNALhang:STD_LOGIC_VECTOR<7DOWNTO0>; SIGNALred:STD_LOGIC_VECTOR<7DOWNTO0>; SIGNALgreen:STD_LOGIC_VECTOR<7DOWNTO0>;COMPONENTe7_11 PORT< clk:INSTD_LOGIC; clear:INSTD_LOGIC; clk_out:OUTSTD_LOGIC>;ENDCOMPONENT;SIGNALclk2:STD_LOGIC;BEGIN u1:e7_11PORTMAP<clk=>clk,clear=>reset,clk_out=>clk2>;u2:PROCESS<clk2,reset> BEGIN IF<reset='1'>THEN number<=0; ELSIF<clk2'EVENTANDclk2='1'>THEN IF<number=7>THEN number<=0; ELSE number<=number+1; ENDIF; ENDIF;ENDPROCESSu2;u3:PROCESS<number> BEGIN CASEnumberIS WHEN0=>hang<="10000000"; WHEN1=>hang<="01000000"; WHEN2=>hang<="00100000"; WHEN3=>hang<="00010000"; WHEN4=>hang<="00001000"; WHEN5=>hang<="00000100"; WHEN6=>hang<="00000010"; WHEN7=>hang<="00000001"; ENDCASE;ENDPROCESSu3;u4:PROCESS<number> BEGIN IF<number=0ORnumber=2ORnumber=4ORnumber=6>THEN red<="11111111"; green<="00000000"; ELSE red<="00000000"; green<="11111111"; ENDIF;ENDPROCESSu4;row<=hang;colR<=red;colG<=green;ENDarch;e7_11.vhd：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYe7_11IS PORT< clk:INSTD_LOGIC; clear:INSTD_LOGIC; clk_out:OUTSTD_LOGIC>;ende7_11;ARCHITECTUREarchOFe7_11IS SIGNALtmp:INTEGERRANGE0TO1; SIGNALclktmp:STD_LOGIC;BEGIN PROCESS<clear,clk> BEGIN IFclear='1'THEN tmp<=0; clktmp<='0'; ELSIFclk'eventANDclk='1'THEN IFtmp=1THEN tmp<=0; clktmp<=NOTclktmp; ELSE tmp<=tmp+1; ENDIF; ENDIF; ENDPROCESS; clk_out<=clktmp;ENDarch;仿真波形图注：为便于仿真,分频器系数设置为4。波形分析从波形图中可以看出,该代码实现了行的循环显示,并且根据奇偶行数显示不同的颜色。reset是异步复位端,可以使行数回到第一行,重新开始扫描。故障及问题分析在半加器实验中,连接输入端INPUT和模块接口时容易虚连。为防止该问题,必须用线连接,待接口处出现小方框时方可松手。在全加器实验中