第6章 时序逻辑电路

第6章时序逻辑电路常用时序逻辑功能部件6.4时序逻辑电路概念6.1常用集成触发器6.2时序逻辑电路的分析与设计6.3数字系统一般故障的检查和排除6.5计数是一种最简单基本的运算，许多装置中都包含有计数器电路，如运动键身计步器。下图为为某型号跑步键身计步器实物图。计数器是常用的时序逻辑部件之一，具有什么特点？如何设计？其基本组成单元也是门电路吗？▲典型问题1．掌握时序逻辑电路、计数器、寄存器的基本概念，理解时序逻辑电路的特征；2．熟悉基本RS触发器、同步RS触发器、边沿D触发器和边沿JK触发器的触发方式及逻辑功能；3．掌握常用集成二进制计数器和十进制计数器产品的功能及应用，掌握N进制计数器的设计方法。▲知识能力目标6.1时序逻辑电路概念

时序逻辑电路又称时序电路，它主要由存储电路（由触发器组成）和组合逻辑电路两部分组成，如图6-2所示。其中，触发器部分是必不可少的，组合逻辑电路部分在有些时序逻辑电路中可以没有。时序逻辑电路的状态是根据电路中各个触发器的状态变化情况来描绘的。1.时序逻辑电路(又称时序电路)的特点任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状态有关。逻辑功能特点：电路结构特点：由存储电路(触发器)和组合逻辑电路组成。必不可少有记忆功能2.时序逻辑电路的类型同步时序逻辑电路异步时序逻辑电路所有触发器的时钟端连在一起。所有触发器在同一个时钟脉冲

CP控制下同步工作。时钟脉冲

CP只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器不在同一时钟作用下同步工作。6.2常用集成触发器6.2.1

基本RS触发器6.2.2同步RS触发器6.2.3边沿触发器6.2.4集成D触发器6.2.5集成JK触发器1.触发器的作用触发器是构成时序逻辑电路不可缺少的基本单元。2.基本特性(1)有两个稳定状态(简称稳态)，正好用来表示逻辑

0

和

1。(2)在输入信号作用下，触发器的两个稳定状态可相互转换

(称为状态的翻转)。(3)有记忆功能，可存储二进制信息。一个触发器可存储1位二进制数码补充：触发器概念3.触发器的分类据逻辑功能不同RS触发器、D触发器、JK触发器、T触发器据电路结构不同基本RS触发器、同步触发器、边沿触发器、主从触发器据触发方式不同边沿触发器:上升沿触发、下降沿触发电平触发器:高电平触发、低电平触发1.电路组成和逻辑符号QQSDRDG1G2QQSDRDSRSDRDQQQ=1，Q=0时，称为触发器的1状态，记为Q=1；Q=0，Q=1时，称为触发器的0状态，记为Q=0。RDSD置0端，也称复位端。

置1端，也称置位端。

信号输入端互补输出端，正常工作时，它们的输出

状态相反。低电平有效6.2.1基本RS触发器由与非门组成的为例2.特性方程次态现态指触发器接收新输入信号前的状态，用Qn

表示。指触发器接收新输入信号后的状态，用Qn+1表示。触发器的次态Qn+1与RD、SD及现态Qn之间关系的逻辑表达式。1）工作原理QQSDRDG1G211011000SDRD

功能说明输入QQ输出3.工作原理及逻辑功能011110触发器被置0

触发器置010QQSDRDG1G211011000SDRD功能说明输入QQ输出100111触发器被置1

触发器置010

触发器置101QQSDRDG1G211011000SDRD

功能说明输入QQ输出11

触发器置010

触发器置101

触发器保持原状态不变不变&&G1门输出G2门输出QQSDRDG1G2

输出状态不定(禁用)不定11011000SDRD功能说明输入QQ输出

触发器置010

触发器置101

触发器保持原状态不变不变0011输出既非0状态，也非1状态。当RD和

SD同时由0变1时，输出状态可能为0，也可能为1，即输出状态不定。因此，这种情况禁用。00001×触发器不定状态0×1010100触发器置000101101触发器置1111110011触发器保持原状态不变说明Qn+1QnSDRD基本RS触发器特性表的简化表示Qn11101010不定00Qn+1SDRD与非门组成的基本RS触发器特性表2）逻辑功能的特性表描述触发器次态与输入信号和电路原有状态之间关系的真值表。3）基本RS触发器的应用常在数字系统中用来消除机械开关的抖动影响。[例6-1]下图是数字钟当中的RS触发器组成的消除电路抖动原理图，试分析其工作原理。6.2.2同步RS触发器1.电路组成和逻辑符号QQG1G2SRG3G4CPQ3Q4SDRD基本

RS

触发器QQ1SC11RSRCP时钟脉冲输入端，简称钟控端或CP端信号输入端QQG1G2SRG3G4CPQ3Q42.逻辑功能

R、S端的输入信号决定了电路翻转到什么状态，而时钟脉冲CP则决定电路状态翻转的时刻★CP=0时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。★CP=1时，G3、G4解除封锁，将输入信号

R和S取非后送至基本

RS触发器的输入端。3.同步RS触发器的特性表与特性方程0000101010101011010110001111×0×1Qn+1QnSR特性表特性方程RS=0(约束条件)RS触发器功能也可用特性表与特性方程来描述。（CP=1期间有效）

同步触发器在CP=1期间能发生多次翻转，这种现象称为空翻。只能用于数据琐存6.2.3边沿触发器边沿触发器工作特点：只能在CP上升沿(或下降沿)时刻接收输入信号，在时钟控制信号CP的其他状态中，输入信号对触发器无任何影响。因此，电路状态只能在CP上升沿(或下降沿)时刻翻转。这种触发方式称为边沿触发式。边沿触发器常用于计数器、移位寄存器等电路中

同步触发器在CP=1期间，碰到R、S端信号发生两次及以上变化，触发器输出状态能发生多次翻转，这种现象称为空翻。同步触发器只能用于数据琐存。6.2.4集成D触发器1.引脚排列和逻辑符号CP触发的边沿D触发器QQC1CPD1DSSDRRDC1RRDSSD信号输入端D输入端处的小圆圈表示低电平有效直接置1端直接置0端2.逻辑功能和特性方程执行

Qn+1

=

D11↑11在CP

时刻00↑11Qn×111保持不变Qn×011禁用不定态××00异步置11××01异步置00××10说明Qn+1DCPSDRD异步端低电平有效的

上升沿触发式D

触发器功能表特性方程Qn+1=D（CP

时有效）在时钟脉冲CP的上升沿触发的称为维持阻塞型D触发器[例6-2]已知维持阻塞D触发器输入CP、D的波形如图所示，试画出Q端的波形。设触发器初态为0态。解：根据维持阻塞D触发器的逻辑功能，可得出Q端波形如图6-7所示。6.2.5集成JK触发器1.引脚排列和逻辑符号C1。2.逻辑功能和特性方程Qn11↓11101↓11010↓11在CP↓时刻执行JK

功能Qn00↓11Qn××111保持不变Qn××011禁用不定×××00置11×××01置00×××10说明Qn+1KJCPSDRD异步端低电平有效的

下降沿触发式JK

触发器功能表特性方程（CP↓）[例6-3]已知下降沿触发JK触发器在直接置1端、直接置0端都保持高电平、输入CP、J、K的波形如下图所示，试画出Q端的波形。设触发器初态为0态。解：根据下降沿触发JK触发器的逻辑功能，可得出Q端波形如图6-9所示。6.3时序逻辑电路的分析与设计6.3.1时序逻辑电路的分析方法6.3.2时序逻辑电路的设计方法6.3.1时序逻辑电路的分析方法1.时序逻辑电路的分析步骤将驱动方程代入相应触发器的特性方程中所得到的方程（1）

根据给定的电路，写出它的时钟方程、输出方程和驱动方程，并求状态方程。

时序电路的输出逻辑表达式。各触发器输入信号的逻辑表达式。（2）

列状态转换真值表。简称状态转换表，是反映电路状态转换的规律与条件的表格。

方法：将电路现态的各种取值代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换表。如现态起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算。（3）

分析逻辑功能。

根据状态转换真值表来说明电路逻辑功能。

（4）

画状态转换图和时序图。

用圆圈及其内的标注表示电路的所有稳态，用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件，从而得到的状态转换示意图。在时钟脉冲

CP作用下，各触发器状态变化的波形图。

各触发器时钟输入信号的逻辑表达式。2.时序逻辑电路分析举例[例6-4]试分析下图所示时序逻辑电路的逻辑功能。J3

=Q2n，J1

=Q3n，K1=Q3nJ2

=Q1n，K2=Q1n

K3=Q2n1.写方程式(2)

输出方程(3)

驱动方程2.状态方程解：(1)时钟方程：3.计算并列状态表设电路初始状态为Q2Q1Q0=000，则现态次态输出Y0000010001011001111101111100110100110000004.画状态图和时序图圆圈内表示Q2Q1Q0的状态；箭头表示电路状态转换的方向；箭头上方的“

x/y

”中，x

表示转换所需的输入变量取值，y

表示现态下的输出值。本例中没有输入变量，故x

处空白。000001011YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次态现态00010001000110100000100010110011111011111000001000Q2Q1Q0x/y/0/0111110100/0/0/0/1000001011Q2Q1Q0x/y/0/0111110100/0/0/0/1该电路能对CP脉冲进行六进制计数，并在Y端输出脉冲下降沿作为进位输出信号。故为六进制计数器。6.逻辑功能说明CP脉冲也常称为计数脉冲。

必须画出一个计数周期的波形。6.3.2时序逻辑电路的设计方法1.基本步骤：(1)由给定的逻辑功能列出状态转换真值表。(2)状态化简，画出最简状态图及状态表。(3)选择触发器的类型及个数，求电路的输出方程及各触发器的驱动方程。(4)画逻辑电路图并检查电路能否自启动。2.同步时序逻辑电路设计举例[例6-5]设计一个七进制同步加法计数器，计数规则为逢7进1，并产生一个进位输出。解：（1）列出状态图及转换真值表。时钟方程：CP0＝CP1＝CP2＝CP输出方程：Y=Q2nQ1n（2）选择触发器，求时钟、输出、状态、驱动方程。因需用3位二进制代码，选用3个CP下降沿触发的JK触发器。状态方程：驱动方程：比较JK触发器的特性方程（3）画逻辑电路图并检查电路能否自启动。将无效状态111代入状态方程，得次态为有效状态000，电路能够自启动。6.4常用时序逻辑功能部件6.4.1计数器及应用6.4.2寄存器及移位寄存器6.4.1计数器及应用计数器(Counter)用于计算输入脉冲个数，还常用于分频、定时等。计数器分类如下：按时钟控制方式不同分异步计数器同步计数器同步计数器比异步计数器的速度快得多。计数器能反映的累计输入脉冲最大数目称为计数器的模，也称步长、计数容量，用M表示按计数增减分加法计数器

减法计数器

加/

减计数器(又称可逆计数器)对计数脉冲作递增计数的电路。对计数脉冲作递减计数的电路。

在加/减控制信号作用下，可递增也可递减计数的电路。

按计数进制分按二进制数运算规律进行计数的电路

按十进制数运算规律进行计数的电路

二进制计数器十进制计数器任意进制计数器(又称N进制计数器)二进制和十进制以外的计数器1、二进制计数器FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRD1）电路构成与工作原理FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRD11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q2

JK触发器构成的异步二进制加法计数器计数前要清零J=K=1,实现翻转功能来一个CP

翻转一次

来一个Q0

翻转一次

来一个Q1

翻转一次

来一个Q2

翻转一次

依次输入脉冲时，计数状态按

4位二进制数递增规律变化，构成4位二进制加法计数器。工作原理00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序CT74LS161和CT74LS163CT74LS161CPQ0Q1Q2Q3COD074LS161逻辑功能示意图CTTCTPCRLDD1D2D3CRLD计数状态输出端,从高位到低位依次为

Q3、Q2、Q1、Q0。进位输出端置数数据输入端，为并行数据输入。计数脉冲输入端，上升沿触发。计数控制端，高电平有效。CR

为置0控制端，低电平有效。LD为同步置数控制端，低电平有效。实物图片2．集成二进制计数器芯片介绍CT74LS161的功能表

CO=CTT·Q3Q2Q1Q0CO=Q3Q2Q1Q0CO=CTT·Q3Q2Q1Q0

异步置00保持×××××0×11保持××××××011计数××××1111d0d1d2d3d0d1d2d3××0100000××××××××0COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR

说明输出输入d0d1d2d3d0d1d2d301

当

CR=1、LD=0

，在CP

上升沿到来时，并行输入的数据d3~d0被置入计数器。00

当

CR=LD=1，且CTT和CTP中有0

时，状态保持不变。00000

CR=0

时，不论有无CP

和其他信号输入，计数器被置0。

当

CR=LD=CTT=CTP=1

时，在计数脉冲的上升沿进行4位二进制加法计数。CO在计数至“1111”时出高电平，在产生进位时输出下降沿。74LS161的主要功能：

(1)异步置

0

功能(CR低电平有效)(2)同步置数功能(LD低电平有效)(3)计数功能(LR=LD=CTT=CTP=1)(4)保持功能(LR=LD=1，CTT

和CTP

中有0)74LS161的功能表CO=CTT·Q3Q2Q1Q0

CO=Q3Q2Q1Q0CO=CTT·Q3Q2Q1Q0

异步置00保持×××××0×11保持××××××011计数××××1111d0d1d2d3d0d1d2d3××0100000××××××××0COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR

说明输出输入2、集成十进制计数器芯片介绍CT74LS160CPQ0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CRLD集成十进制同步加法计数器74LS160可见，“160”与“163”的逻辑功能示意图、管脚功能都是一样的。74LS160的功能表

74LS160状态转换图

3、实现N进制计数器的方法一般将实现二进制、十进制以外的计数电路称为任意进制计数器，也称N进制计数器

利用集成计数器芯片的置0、置数功能可以构成

N

进制计数器。反馈置0法反馈置数法当输入第N

个计数脉冲时，利用置0功能对计数器进行置0操作，强迫计数器进入计数循环，从而实现N进制计数。这种计数器的起始状态值必须是零。当输入第N

个计数脉冲时，利用置数功能对计数器进行置数操作，强迫计数器进入计数循环，从而实现N进制计数。这种计数器的起始状态值就是置入的数，可以是零，也可以非零，因此应用更灵活。[例6-6]试用集成芯片74LS161构成十二进制计数器。(1)确定该十进制计数器所用的计数状态解：00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序74LS161

为

4位二进制计数器，有

16个计数状态。“161”为异步置0，即只要置0端出现有效电平，计数器立刻置零。反馈置0法利用前十二个连续的状态实现十二进制计数。(2)写出十进制数12的二进制代码[例6-6]试用集成芯片74LS161构成十二进制计数器。解：SN=S12=1100(3)写出反馈置0函数CR=Q3Q2

(4)画连线图注意：如集成芯片是同步清零功能，则在写二进制代码要减1[例6-7]试用集成芯片74LS161构成二十四进制计数器。反馈置0法和反馈置数只能实现模N

小于集成计数器模M

的N

进制计数器；将模M1、M2、…、Mm

的计数器串接起来(称为计数器的级联)，可获得模N=M1·M2·…·Mm

的大容量N进制计数器。(1)写出十进制数24的8421BCD代码解：SN=S24=00100100(3)写出反馈置0函数CR=Q1(十位)Q2（个位）

(4)画连线图6.4.2寄存器及移位寄存器在控制信号作用下，可实现右移也可实现左移。双向移位寄存器单向移位寄存器

左移寄存器

右移寄存器每输入一个移位脉冲，移位寄存器中的数码依次向右移动1位。每输入一个移位脉冲，移位寄存器中的数码依次向左移动1位。具有接收、存放及传送数码的功能。具有存储代码,移位功能。能实现数据的串并行转换、数值运算及数据处理。集成双向移位寄存器CT74LS194CRCRDSLDSRCPCT74LS194Q0Q1Q2Q3M1M0D0D1D2D3Q3Q2Q1Q0SRSLM1M0D3D2D1D0移位脉冲输入端右移串行数码输入端并行数码输入端左移串行数码输入端

工作方式控制端M1M0=00时，保持功能。M1M0=01时，右移功能。M1M0=10时，左移功能。M1M0=11时，并行置数

功能。并行数据输出端，从高位到低位依次为Q3~Q0。异步置0端低电平有效CT74LS194的功能表d0000×保持××××××01左移输入00Q3Q2Q1×××××11左移输入11Q3Q2Q1×××××1011右移输入0Q2Q1Q00××××0×101右移输入1Q2Q1Q01××××1×101并行置数d3d2d1d0d3d2d1××111保持××××××0××1置零0000×××××××××0Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR说明输出输入Q3Q2Q1Q0M1M0DSLDSRCPCRCT74LS194D3D2D1D0CR6.5

数字系统一般故障的检查和排除6.6.1故障检测的方法6.6.2实例分析6.6.1故障检测的方法一、数字系统的故障数字系统的故障是指一个或多个电子元器件的损坏、接触不良、导线断裂与短路、虚焊等原因造成功能错误的现象。二、查找故障的常用方法（一）直观检查法1．例行检查（1）仔细观察导线有否断线或短路、电子元器件有否变色或脱落、型号与参数是否正确。（2）检查接插件