超低功耗集成电路技术

超低功耗集成电路技术

1面向未来集成的海水淡化产品设计与工艺50年来，硅基波形技术一直遵循摩尔定法，并迅速开发。根据2011年国际半导体技术发展计划（itrs）的预测，目前的发展趋势至少为2026年，其组件的大小将降至6nm。因此，在未来的几年里，硅基电路仍然是主导硅技术的主流。随着硅基电路技术的发展，区域和时间不是波形技术的唯一目标。由于能耗问题，影响日益突出，这已经成为限制电路发展的瓶颈。在移动设备上，比如触摸设备或其他产品中，功能描述被视为第一个因素。例如，苹果iphone4s手机的第二个5a处理器和三星公司androids3手机的四个颗粒exynos44d。出于对高性能和超耗结构的担忧，它们采用45nm和32nm的技术。主频为1.4ghz。另一方面，由于大多数移动电话设备都采用电池，其主导电路的功耗是决定其使用时间的重要因素，这对波形的设计提出了严格的抗逆性要求。另一方面，soc技术的发展允许所有处理部门集成到单一芯片。这些处理部门可以包括各种处理器、不同的功能模块、存储单元和模拟单元。如此众多的处理单件将所有能耗转化为能耗，这将增加芯片的工作量，加剧硅的破坏，导致可靠性下降。因此，硅技术的发展进入了“功耗限制”时代。功耗是波形设计和制备中的一个核心问题。降低成本可以取代传统的高集成度，减少源规模，成为未来芯片发展的动力。2ip的短路载荷CMOS集成电路的功耗一般包括动态功耗、静态功耗和短路功耗3部分,如图1所示.其中,PD是动态功耗,是电路在开关过程中对负载电容充放电所消耗的功耗,与电源电压VDD、负载电容CL、工作频率f和开关活动率α相关.PSC是短路功耗,也叫直通功耗,由于电路的输入波形不是理想方波,存在上升边和下降边,因此在输入电平处于VTN至VDD+VTP这段范围内,会使CMOS电路中的PMOS和NMOS晶体管都导通,产生从电源到地的短路电流ISC,从而引起开关过程中的附加短路功耗.短路功耗与(VDD-2VT)有强烈依赖关系.对于一定的电源电压,增大阈值电压VT有助于减小短路功耗.PS是静态功耗,也叫泄漏功耗.理想情况下CMOS电路的静态功耗是零,因为在稳态下或者NMOS晶体管截止,或者PMOS晶体管截止,电路不存在直流导通电流.但是实际上CMOS电路的静态功耗不为零,因为处于截止态的MOS晶体管存在泄漏电流Ileak,形成电路在稳态下的直流电流,引起静态功耗.对于纳米尺度的CMOS器件,泄漏电流主要包括:亚阈值电流IST、源/漏区pn结反向电流Ij、栅–漏覆盖区的氧化层隧道电流Ig、栅感应的漏极泄漏电流IGIDL以及源–漏穿通电流IPT等.由式(1)可以看出,集成电路总的功耗涉及到很多因素,如跳变因子、负载电容、电源电压、工作频率、阈值电压以及器件尺寸等.低功耗设计就是从这些基本因素出发,在设计的各个阶段综合运用不同的策略以消除或降低诸因素对功耗的影响,以取得更好的低功耗效果.3超低热性能电路通常对于CMOS电路,静态功耗与动态功耗相比可以忽略不计,但随着器件特征尺寸进入纳米尺度,静态功耗会变得越来越严重.在亚微米尺度时,人们一般通过降低每个工艺节点的工作电压来控制总功耗的增长速率.但是随着电源电压的不断下降,CMOS器件的泄漏电流呈指数增长.研究表明,在90nm以下工艺中,由于泄漏电流的增加,静态功耗在某些设计中己经占整个电路功耗的42%以上.可以预期在达到最小的可制造尺寸之前,集成电路就会首先面临功耗的限制问题.同时,集成电路的速度和功耗一直是一对矛盾,提高速度往往意味着将消耗更多的能量,高性能与低功耗难以兼得,目前解决的办法只能是根据电子系统的应用,在速度和功耗之间进行折中,采用牺牲速度以获得低功耗,或是牺牲功耗以获得高速度(性能)的办法.例如根据ITRS2011的报告,将器件和工艺分成了高性能(HP)、低工作功耗(LOP)和低待机功耗(LSTP)3类,参见表1.近十年来,功耗带来的问题日益严重对于系统的散热、成本、可靠性乃至可持续发展提出了严峻的挑战.在纳米尺度的技术节点,超低功耗集成电路的实现是一项复杂的综合工程,需要同时考虑器件、电路和系统的功耗优化,提高它们的功耗效率,因此底层的逻辑/存储器件及相关工艺、芯片内部的局域互连和芯片间的全局互连以及超低功耗的设计方法学和热分布模型模拟预测成为超低功耗解决方案中的不可或缺的部分.比如在高性能应用领域,以Intel的Nehalem-EXCPU为例,采用45nm生产技术,引入了对抑制泄漏电流有非常重要作用的高K/金属栅工艺,它采用8核16线程的并行处理体系架构,集成了23亿个晶体管.采用的主要超低功耗技术有:(1)采用尽可能低的工作电压(0.85V的芯片核电压,0.9V缓存电压);(2)对非工作核实行休眠的栅控功耗技术;(3)动态供电/频率技术;(4)非关键晶体管采用长沟器件.其中高K/金属栅工艺的应用使得NMOS的栅泄漏电流减小25倍,PMOS的减小更高达1000倍.4试验研究现状超低功耗集成电路的实现需要从器件结构及电路设计多个层次进行努力.从常规机理的MOSFET器件结构优化方面主要的目标是通过材料、工艺及器件结构的优化降低器件泄漏电流,或者是在保持泄漏电流不变的情况下提高器件特性,从而降低无用功耗在电路总功耗中所占的比例.对于纳米尺度的MOS器件而言,泄漏电流主要包括栅–漏覆盖区的氧化层隧道电流Ig,栅感应的漏极泄漏电流IGIDL、亚阈值电流IST以及源/漏结反向电流Ij等.随着器件尺寸不断减小,为了有效抑制短沟效应,提高栅控能力,栅氧化层厚度需要持续减薄,超薄栅氧厚度会使栅隧穿泄漏电流指数增加,功耗增加.采用使用高K/金属栅技术可以增大栅介质的物理厚度,有效降低栅泄漏电流.源漏亚阈漏电与阈值电压有关,而且GIDL效应和穿通效应会分别在低栅压和较高漏压情况下导致较大的亚阈值漏电.亚阈值漏电增大的根本原因来自于栅控能力的下降,通过采用超薄体SOI器件、双栅器件、多栅/围栅器件则可以逐渐增强栅控能力,可有效降低源漏亚阈漏电,成为纳米尺度低功耗器件的良好选择.使用高迁移率的沟道材料是提高器件特性的一个有效途径.超低功耗器件结构的另一个研究热点是采用超低亚阈值斜率(SS)器件,如隧穿场效应晶体管(TFET)和悬栅MOSFET,利用其超陡亚阈值特性可以在超低功耗集成电路方面有很好的应用前景.接下来主要对高K/金属栅技术、高迁移率的沟道材料MOSFET、以及超低亚阈值斜率器件等方面的最新研究进展分别给与具体介绍.4.1栅介质层采用金属胶结充填材料作为栅介质层随着MOSFET器件特征尺寸的缩小,栅氧化层物理厚度减小使得栅电流增加,成为一个主要的泄漏电流来源.针对这一问题,主要的解决方案是采用高K/金属栅技术.器件特征尺寸减小的同时,为了抑制器件短沟道效应,需要降低器件的等效栅氧化层厚度(EOT),增加栅对沟道的控制能力,而当栅氧化层物理厚度低于3nm时,直接隧穿效应变得显著,栅电流急剧增加,成为泄漏电流的一个主要来源,解决这个问题的最好办法就是采用高K材料作为栅介质层,使得EOT减小的同时栅介质层的物理厚度可以保持一个较大的值,从而抑制直接隧穿电流.为了消除多晶硅耗尽效应,在高K栅介质引入的同时,金属栅也被引入.Intel公司的45nm及32nm技术都采用了高K/金属栅技术.目前高K/金属栅技术的研究重点主要是需要通过工艺和材料优化进一步提高栅介质层的质量降低栅漏电,以及需要寻找具有更低电阻率且功函数可调工艺兼容性好的栅电极材料及集成工艺.Ragnarsson等报道了可以在EOT为0.97nm栅压1V将栅电流控制在2µA/cm2以下的氧化铪栅介质工艺技术,可以满足将EOT降低至0.5nm的需要;而Kwon等则实现了适于20nm及以下技术节点的低电阻率高填充质量的高K/金属栅技术后栅工艺.4.2高迁移率沟道材料的研究器件的开态电流与载流子的迁移率成正比,使用高迁移率材料提高器件的开态电流不仅对于高性能应用具有重要意义,对于超低功耗应用同样具有重要意义.开态电流的提高,意味着可以使用更高的器件阈值电压VT或者使用更低的工作电压就能获得相同的驱动电流.高的VT表明可以有更低的关态漏电流,静态功耗可以得到降低;工作电压的降低也带来功耗的下降.因此,高迁移率沟道材料技术也是超低功耗集成电路技术的重要研究内容.应变硅技术是目前已经得到广泛应用的一种提高沟道材料迁移率的技术,施加合适的应力可以导致材料能带改变,使载流子有效质量降低、散射下降,从而使迁移率得到提升.对于纳米尺度器件,由于高K/金属栅的使用以及多栅结构的引入,需要开发与之兼容的应力引入技术,在文献中报道了使用碲化锗(GeTe)作为应力覆盖层的适于FINFET器件的应力技术.图2给出了使用该技术后器件输出特性及跨导的提升变化,可以看到器件特性得到明显提高,对于栅长35nm器件跨导的特性提升最大达到了98%.提高沟道迁移率的更有效方式是使用高迁移率的材料作为沟道材料,根据已知半导体材料的特性,一个比较好的方案是使用锗(Ge)作为PMOSFET沟道材料,使用高电子迁移率的化合物半导体材料作为NMOSFET沟道材料.目前GeMOSFET和化合物半导体材料MOSFET已经成为研究热点,研究的重点是提高栅介质与高迁移率材料的界面特性以及开发与现有工艺兼容的工艺集成技术等[10∼20].近两年来GeMOSFET的P型器件性能也得到了很好的提升,化合物MOSFET方面锗锡(GeSn)成为了研究的热点[17∼19].高迁移率沟道材料的研究也与一些新结构器件研究相结合,比如接下来将要介绍的隧穿场效应晶体管.4.3tfet器件结构泄漏电流直接受器件亚阈值斜率(SS)的影响.对于MOS器件亚阈值斜率在室温下极限值为60mV/dec,这是造成纳米尺度器件动态功耗和泄漏功耗的重要因素.因此研究亚阈值斜率突破60mV/dec极限的新机制器件引起了广泛的关注.超低亚阈值斜率器件的研究方面,隧穿场效应晶体管(TFET)、悬栅MOSFET器件尤其受到青睐,它们分别采用量子力学隧穿、静电力等方法实现器件的导通,可以突破传统MOSFET常温下亚阈值斜率为60mV/dec的理论极限,降低器件亚阈值漏电,从而有效降低器件静态功耗,另一方面由于其超低的SS,使得阈值电压的物理最小极限值可以大大降低,可以使用超低工作电压,极大地降低功耗,因此在超低功耗应用领域具有很大潜力.悬栅MOSFET器件是利用静电力作用,通过施加的偏压对悬浮的栅极施加作用力,使得栅极发生机械形变,与漏极连通或者断开,从而控制漏端回路的开启和关断,图3给出了一个6端悬栅器件结构及其转移特性曲线.由于悬栅器件的开启和关断转换非常陡直,其直通功耗非常小,同时其关态泄漏电流也非常低,静态功耗也很小,因此非常适用与超低功耗应用.目前其面临的主要挑战包括器件尺寸缩小、器件的疲劳特性以及可靠性等.隧穿场效应晶体管[16,23∼27]主要是利用量子学隧穿效应做为控制电流的主要机制,使用栅压控制器件内部电势分布形状,从而影响隧穿发生条件,当条件满足时器件开启,当条件不满足时器件电流迅速下降关断,其转换的斜率不受常规MOSFET3/2KT的限制.虽然人们很早就证明了TFET亚阈特性的优势,但硅基TFET突破常温60mV/dec的实验报道不多.另一方面,TFET的亚阈值斜率还是栅电压的强函数,随着栅压升高,器件的亚阈值特性趋于恶化.对于TFET来说,如何降低平均亚阈值斜率是一个难点问题.此外,由于开态电流主要由隧穿电流提供,受隧穿点面积的限制,与传统MOSFET相比,TFET的导通电流较小.如何在保证很低关态电流的同时,提高TFET的开态电流,以满足器件工作的要求是目前关注的一个热点.图4给出了采用InAs纳米线/硅异质结的TFET晶体管的亚阈值特性,VDS=0.1∼1V时,最小的亚阈值斜率SS=21mV/dec.目前TFT研究中涉及的器件结构通常利用的是pn结或异质结的带带隧穿(BTBT)效应[23∼29],也有使用金属半导体肖特基接触势垒隧穿效应[30∼32],涉及的材料包括了几乎所有的半导体材料类型[33∼35].当前TFT结构的研究重点是找到能在大的电流范围内保持超低亚阈值斜率的器件结构.5高性能材料设计技术5.1mtcmos技术上文提到,随着工艺进入深亚微米和纳米尺度,由于泄漏电流的增加,静态功耗已经成为不可忽视的部分.降低静态功耗就是要降低泄漏电流,而亚阈值漏电流IST是主要的泄漏电流,其基本表达式如下:其中,VGS是MOS器件的栅源偏置电压,VT是器件的阈值电压,I0是VGS=VT时器件的关态电流,S是亚阈值斜率.从降低功耗考虑,器件的阈值电压VT应该尽可能的大,但从电路工作速度考虑又希望尽量减小VT.为了解决速度和功耗的矛盾,基于多阈值CMOS(MTCMOS)的功率门控(powergating)技术逐渐在集成电路设计中被广泛采用[36∼38].MTCMOS技术是指在一个电路中用多个阈值电压来控制亚阈值电流,基本原理如图5所示.对影响速度的关键路径器件采用低阈值电压(LVT)器件,称为低阈值模块.为了抑制低阈值模块的泄漏电流,在该模块和电源(或地)之间连接高阈值电压(HVT)器件,也被称为休眠管(ST).Sleep信号是低阈值模块是否工作的控制信号,当sleep=0时,ST管导通,此时该模块就跟电源(VDD)连接,ST的漏极相当于一个虚的电源(VDDV),低阈值模块处于工作状态.当sleep=1时,ST管断开,低阈值模块处于不工作状态,此时该模块就跟VDD断开,VDDV相当于悬空.由于ST的阈值电压较高,其泄漏电流较小,所以低阈值模块的泄漏电流被ST抑制,减小了电路的泄漏电流.功率门控技术正是基于MTCMOS,当设计中一些模块没有使用时,通过ST临时将其关断,降低了电路的静态功耗.功率门控技术按照ST管控制单元多少通常分为细粒度、中粒度和粗粒度3种.在细粒度功率门控中,设计者要在每个库单元和地之间放一个ST管.这种方法能精确实现对每个单元的控制,但消耗的面积太大.而且为了避免真正电源/地和虚拟电源/地之间过大的IR压降,ST管的尺寸都比较大.在粗粒度功率门控中,设计者要建立一个电源开关网络,它基本上是一组ST管,并行地将整个块打开或关闭.这一技术没有细粒度技术的面积问题,但很难在单元基础上作特性描述.中粒度功率门控技术则是一种折中,将整个芯片分为多个独立控制的分立电源域,功率门控单元将单独为各个域供电[38∼40].5.2动态阈值设计随着集成电路特征尺寸的减小,电路的电源电压会不断减小.为了保证器件和电路速度,降低电源电压的同时一般需要降低阈值电压,但阈值电压降低又会带来器件泄漏电流的增加,而且噪声容限也会受到影响.对于纳米尺度的器件而言,电源电压降低到1V以下,器件阈值电压的设计会变得困难.动态阈值MOS(DTMOS)器件和衬底调制技术可以保证器件在工作时具有较低的阈值电压,在关断时阈值电压较高,从而较好地折中速度和功耗的矛盾,可实现超低压工作电路,这类技术不改变Foundry工艺,兼容性好,已有不少电路应用[41∼43].动态阈值可以通过衬底偏压来实现,对于NMOS器件,其阈值电压的表达式如下:其中,VBS是MOS器件的衬源偏置电压,VT0是衬底偏压为零时的阈值电压,γ为体效应系数,φF为半导体的费米势.由式(3)可以得知,当衬底加负偏压(VBS<0)时,阈值电压增大.当衬底加正偏压(VBS>0)时,器件阈值电压减小.实现动态阈值的方法可以通过衬底单独偏置,进行衬底动态调制,改变阈值电压;也可以直接通过采用栅体短接实现DTMOS.将MOS管的体端和栅端连接在一起作为输入端,这样DTMOS中栅电压变化时,其阈值也发生变化.对比常规MOS器件,DTMOS当MOS管输入电压高时,不仅阈值电压在高栅压下会降低,而且该器件中垂直于沟道方向的电场会降低,可提高载流子迁移率,使得驱动电流大大提高;当输入电压低时,阈值电压相对较高,可保持较小的关态漏电流;而且器件可以拥有接近理想的亚阈值斜率.图6是一个基于DTMOS的可在亚阈区工作的六管SRAM单元,其中PMOS管采用DTMOS.在90nm的工艺条件下,该电路可工作在135mV电压下,功耗只有0.13µW.5.3亚阈值工作器件从式(1)可以看到,降低电源电压是降低功耗的最直接的有效途径.理论上,理想MOS管允许的最小电源电压为超低的电源电压对电路的功耗是有益的,但如何在较低的电源电压下保证足够的电流驱动能力是设计者面临的难题[46∼48].自举电路(bootstrap)作为一种超低工作电压下提高电路速度的技术逐渐被采用.图7给出了加入了自举电路的CMOS反相器电路,它分别包含了上拉和下拉自举控制模块驱动PMOS和NMOS的栅极.当电路不工作时,自举控制模块将PMOS和NMOS的栅压保持在VDD和0.当电路做驱动用时,控制模块将PMOS和NMOS的栅压置为VDD和2VDD,此时|VGS|=2VDD,有效地增加了驱动电流.自举控制电路不可避免的都会增加电容单元,电容单元的大小和最终自举获得的电压有直接关系,影响自举效率.如何在较小的面积下实现较高的自举效率是目前超低工作电压技术仍需研究解决的问题[50∼52].超低电压工作的另一个途径是采用亚阈值工作电压CMOS逻辑技术[53∼58],虽然在通常的CMOS逻辑中栅压低于阈值被认为是关断,实际上处于亚阈值区的MOS器件其漏端电流ID与有效栅压之间是指数关系,因此相比零栅压时的电流,在亚阈值区工作的MOS器件还是能提供足够大的电流保证足够大的开关态电流比.将工作电压降为亚阈值范围,通过牺牲速度作为代价,获得的是功耗的极大降低.使用亚阈值工作器件的阈值电压可以设定为一个较高的阈值电压值,可以对纳米尺度工艺的器件特性涨落有更高的耐受度.亚阈值工作的另一个好处是单位器件宽度上NMOS和PMOS的开态电流是相同的,不需要通过加宽PMOS器件来实现NMOS和PMOS的匹配.由于亚阈值工作对器件特性的要求与常规CMOS逻辑对器件特性要求并不相同,需要对器件结构进行有针对性地优化,Vitale等提出了一种针对亚阈值工作优化的全耗尽SOI器件结构,如图8所示,经过优化后的器件结构更好的抑制了器件特性涨落.对于亚阈值工作CMOS技术需要解决的挑战主要来自于电源电压下降后的电路噪声容限下降,对电路的设计提出更高要求.5.4时钟门控时钟技术动态功率的三分之一到二分之一消耗在了芯片的时钟分配系统上.RTL级低功耗技术主要通过减少寄存器不希望的跳变(glitch)来降低功耗.这种跳变虽然对电路的逻辑功能没有负面的影响,但会导致跳变因子α的增加,从而导致功耗的增加.时钟门控技术可以说是当前最有效的减少glitch的方法,可以减少30%∼40%的功耗[59∼62].它的基本原理就是通过关闭芯片上暂时用不到的功能和它的时钟,从而实现节省电流消耗的目的.时钟门控技术可以作用于局部电路或一个模块,也可以作用于整个电路.作用范围越大,功耗减少越显著.为了进一步减小功耗,可以采用多级门控时钟.在多级门控时钟技术中,一个门控单元可以驱动其他一个或一组门控单元,通过分级减少了门控单元的数目.5.5采用能量回收技术电路工作时,从电源获取能量.通常这些能量只能被使用一次.前面提到的动态阈值、超陡亚阈值斜率和门控时钟等技术,都只是针对如何降低能量单次使用的消耗.为了将电源中获取的能量充分利用,需引入循环措施,这就是能量回收(energyrecovery)技术.采用能量回收技术的电路中利用交流电压时钟控制,在整个工作过程中交流电压源来回收存存储在节点电容上的能量,达到减小功耗的目的.常用的能量回收电路结构有ECRL,DSCRL,CAL,CTGAL,PAL-2n,Boost-Logic等[63∼65].图9给出了采用能量回收技术的5管SRAM单元.在65nm的工艺条件下,该电路