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《数字系统设计与VerilogHDL》实验报告(二)班级:自动1003班姓名:刘洋学号:06101103

实验二、四位并串转换电路实验目的了解及掌握时序电路的基本结构常用数字电路;通过ModelSim软件编写时序电路的程序进行仿真和调试。实验内容熟悉时序电路中时钟的同步与异步用法;编写一个四位并串转换设计程序以及测试该模块的测试程序,要求如下:输入一个四位二进制数pin;每个时钟周期按从左往右的顺序输出一位pin的二进制位的数。实验步骤及源程序新建工程及文件,分别添加设计程序及测试程序,进行编译及纠错,编译通过后运行程序仿真进行调试得出结果。设计模块:modulepara_to_serial4(pin,clk,reset,sout);input[3:0]pin;inputclk,reset;outputsout;regsout;reg[3:0]data;always@(posedgeclkornegedgereset)beginif(~reset) begin sout<=1'b0; data<=pin; endelse begin data<={data[2:0],data[3]}; sout<=data[3]; endendendmodule测试模块:`timescale1ns/1nsmoduletest_para_to_ser;wiresout;reg[3:0]pin;regclk,reset;para_to_serial4test1(pin,clk,reset,sout);initial begin clk=1'b0; reset=1'b0; #5reset=1'b1; #300$stop; endinitial pin=4'b1001;always #5clk=~clk;endmodule实验结果实验心得体会这次试验相对于上次有了一定的难度,由于这门课程刚开始学习,我还不能很好地从宏观把握这门课程,对这门课程的认识和理解还不够深刻,所以做实验时遇到了一些困难,虽然找了一些

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