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文档简介

EDA实验报告书姓名xxx学号xxxxxxx实验时间课题名称上升沿触发的D触发器的设计实验目的1.初步掌握QuatusⅡ软件的使用方法2.掌握采用VHDL语言设计常见时序逻辑电路的方法3.理解时钟信号和使能信号在VHDL语言中的表述方法。4.进一步熟悉VHDL语言的常见语句设计要求1.设计一个带使能信号的上升沿触发的D触发器。其中EN=1时触发器正常工作.2.设计带有使能端的JK触发器设计程序设计思路D触发器的四个端口CLK,D,en,Q数据类型定义为STD_LOGIC,再根据各输入输出的功能编写程序。使上升沿触发，en为控制端。设计原理图及源程序源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFISPORT(CLK,D,EN:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENIFEN='1'THENQ1<=D;ENDIF;ENDIF;ENDPROCESS;Q<=Q1;ENDbhv; 带有使能端的JK触发器设计程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJKFISPORT(CLK,J,K,EN:INSTD_LOGIC;Q,NQ:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFJKFISSIGNALQ_S,NQ_S:STD_LOGIC;BEGINPROCESS(CLK,J,K)BEGINIFCLK'EVENTANDCLK='0'THENIFEN='1'THENIFJ='0'ANDK='1'THENQ_S<='0';NQ_S<='1';ELSIFJ='1'ANDK='0'THENQ_S<='1';NQ_S<='0';ELSIFJ='1'ANDK='1'THENQ_S<=NOTQ_S;NQ_S<=NOTNQ_s;ENDIF;ENDIF;ENDIF;ENDPROCESS;Q<=Q_S;NQ<=NQ_S;ENDbhv;仿真波形图问题讨论列举Quatus=2\*ROMANII和Maxplus=2\*ROMANII软件在使用过程中的不同之处1、推荐用于所有新的CPLD、FPGA和结构化ASIC设计1）支持新的MAX®IICPLD以及Cyclone™、Stratix™和StratixIIFPGA以及HardCopy™结构化Asic2）支持MAX、FLEX®和ACEX®设计2、更快的按键式性能表现，更适用于引脚锁定的情况3、出众的集成化综合支持4、友好的MAX+PLUSIIlook-&-feel选项5、转换MAX+PLUSII工程的增强功能6、许多设计人员使用QuartusII软件，并且对其印象深刻教师评分操作成绩报告成绩

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