时序逻辑电路讲解ppt

时序逻辑电路讲解&&QSR约束条件:SR=0与非门组成得基本RS触发器一、基本RS触发器例由或非门组成的基本RS触发器，已知RD、SD输入波形如下图所示，试画Q、Q波形。tQtQtRDtSDt1t2t3t4t50–t1：RD=0、SD=1Q=1、Q=0t1–t2：RD=SD=0保持Q=1、Q=0t2–t3：RD=1、SD=0Q=0、Q=1t3–t4：RD=SD=1Q=Q=0t4–t5：RD=0、SD=1Q=1、Q=0t5以后，RD=SD=0保持Q=1、Q=0置位例:画出由与非门组成得基本RS触发器得输出波形。Q复位使输出全为1RDSD动作特点:输入信号直接加在输出门上,所以输入信号在全部作用时间里,都能直接改变两输出端得状态。RD和SD同时由0变到1后状态不定≥1A""1RDQQSD≥1A""1RDQQSD≥1A""1RDQQSD逻辑电路如图所示,当A=“1”时,基本RS触发器()。(a)置“1”(b)置“0”(c)保持原状态逻辑电路如图所示,分析RD、SD得波形,当初始状态为“0”时,输出Q就是“0”得瞬间为()。(a)t1(b)t2(c)t3RStt2t3RDQQSDtttRDQQSDDDt1ttRDQQSD二、同步RS触发器1、特性表、特性方程与基本RS触发器相同。2、受时钟CP得控制:CP=0时,输入S、R不影响输出端得状态,触发器保持原状态。CP=1时,输出按RS触发器得特性表随输入状态得变化而改变。3、动作特点:在CP=1得全部时间里,S、R得变化都将引起触发器输出端状态得变化,即输入信号多次变化,输出也多次翻转,抗干扰能力差。同步RS触发器的图形符号SRC11S1RSRCP在第二个CP=1期间,S出现一个干扰脉冲,则Q=1。已知同步RS触发器的CP、S、R的波形，则Q、的波形如右图，设Q初态0。tOtOtOtOtOt1t2t3t4t5t6t7干扰脉冲二、同步RS触发器三、主从RS、JK触发器1、特性表、特性方程分别与基本RS触发器、JK触发器相同。2、在时钟CP得控制下,触发器得翻转分两步:CP=1时,主触发器接收输入端(S、R或J、K)得信号,分别按其特性表被置成相应得状态,而从触发器保持原态。CP=1→0时,从触发器按主触发器得状态翻转,即在CP得下降沿触发器输出端得状态发生变化。而在CP=0期间主触发器得状态不再改变。3、动作特点:在CP=1得全部时间里,输入信号得变化都对主触发器起控制作用,所以当CP下降沿到达时从触发器得状态不仅仅由此时刻输入信号得状态决定,还必须考虑整个CP=1期间输入信号得变化过程。t1t2t3t41234tOtOtOtO主从RS触发器的图形符号1S1RC1CPSR主从JK触发器的图形符号1J1KC1CPJK已知主从JK触发器得CP、J、K得波形,则Q得波形如右图,设Q初态0。tO正确波形错误波形三、主从RS、JK触发器10大家应该也有点累了,稍作休息大家有疑问得,可以询问与交流四、边沿JK、D触发器JKSDRDQQC下降沿触发JKSDRDQQC上升沿触发1、符号D触发器RDSDDCQ2、动作特点:触发器得次态仅仅取决于CP上升沿或下降沿到达时输入端得逻辑状态,而与这之前或之后输入信号得状态无关。这个特点使触发器抗干扰能力提高。(1)SD–直接置位端,RD–直接清零端,通常用来设置触发器开始工作时得初始状态。不论J、K、C三端状态如何,只要SD=0、RD=1,就可使输出Q=1(置位);只要SD=1、RD=0,就可使输出Q=0(清零)。SD与RD均为低电平有效,在逻辑符号图中加‘o’表示。正常工作时SD=RD=1。SDRDCJK说明011000

01

清0置1不允许3、工作过程(以JK触发器为例):C(2)正常工作时(SD=RD=1),触发器受时钟C得控制。对下降沿触发得JK触发器,只有在时钟C由高电平转低电平时刻(称脉冲下降沿或后沿),才接受J、K端得输入信号,其状态由J、K决定;在时钟C得其它时刻Q保持原状态。称后沿触发。逻辑符号图中在钟控端加‘o’表示。JK说明0000011111保持状态同J翻转与J、K状态无关对上升沿触发得JK触发器,只有在时钟C由低电平转高电平时刻(称脉冲上升沿或前沿),才接受J、K端得输入信号,其状态由J、K决定;在时钟C得其它时刻Q保持原状态。称前沿触发。逻辑符号图中在钟控端没有加‘o’。CJK说明0000011111保持状态同J翻转与J、K状态无关J、K端称驱动端,C称钟控端。由(1)与(2)得下降沿触发得JK触发器状态表如下。1101

0清001

1置100

不允许=

保持00保持RDSDCJK说明001101状态同J11翻转设置初态由C控制就是否接受J、K端得输入上升沿触发的JK触发器状态表只需把C列上的改为即可。二者功能完全相同，只是触发时刻不同。(1)JK触发器得特性方程JK说明0000011111保持状态同J翻转只考虑SD=RD=1且触发脉冲来到时得工作状态。4、特性方程D触发器状态表1101

0清001

1置100

不允许

保持=0101状态同D设置初态由C控制就是否接受D端得输入RDSDCD说明D触发器特性方程:(2)D触发器得特性方程CPKJQ同J保持翻转例:画出JK触发器Q得输出波形。设Q初态为0。JK说明0000011111保持状态同J翻转JKSDRDQQCCPDQ例:画出D触发器得输出波形。设Q初态为0。RDSDDCQ例电路如图,若周期性按动按钮SB,试画出JK触发器、D触发器Q端输出波形。设两触发器初态均为0。QQQQJKCCDSB+5V500

QQC周期性按动按钮SB相当于在两触发器的钟控端C输入脉冲列。对JK触发器，J=Qn、K=Qn，则：对D触发器，D=Qn，则Qn+1=D=Qn。两者均为来一个脉冲，翻转一次，具有计数功能。但两者的翻转时刻不同。JK触发器是在下降沿翻转，而D触发器是在上升沿翻转。例JK触发器连接如图。已知A、B信号波形,求输出端Q得波形。设Q初态为0。QQJKC=1ABCPQCPAB代入JK触发器特性方程，得：若原Q=0，则CP触发后Qn+1=A；若Q=1，则Qn+1=B。据此画出Q的波形如图示。注意是后沿触发。DCQQC&&&1YXQDCQQ&A≥11B逻辑电路如图示,A=B=“1”,C脉冲来到后D触发器()。(a)具有计数功能(b)保持原状态(c)置“0”(d)置“1”逻辑电路如图示,输入为X、Y,同它功能相同得就是()。(a)同步RS触发器(b)JK触发器(c)基本RS触发器(d)T触发器例:逻辑电路图如下图所示,试分析A等于Q与A不等于Q两种情况下得JK触发器具有何种功能。QQ≥1&&1CPAQJCK&&，A与Qn是异或关系A与Qn相同时，具有保持原状态功能具有计数功能A与Qn不同时，时序电路必然具有记忆功能,因而组成时序电路得基本单元就是触发器。特点:在数字电路中,凡就是任一时刻得稳定输出不仅决定于该时刻得输入,而且还与电路原来得状态有关者,都叫做时序逻辑电路,简称时序电路。时序逻辑电路内容:时序逻辑电路得分析;时序逻辑电路得设计;常用中规模组件(计数器、寄存器等)时序逻辑电路ABY一、时序逻辑电路得分析分析时序电路(由触发器构成)得一般步骤:从给定得逻辑图写出每个触发器得驱动方程(存储电路中每个触发器输入信号得逻辑函数式)。把所得得驱动方程代入相应触发器得特性方程,得出每个触发器得状态方程,从而得到由这些状态方程组成得整个时序电路得状态方程组。根据逻辑图写出电路得输出方程。由状态方程组确定状态变化得过程。描述方法有:状态转换表或称状态转换真值表、状态转换图与时序图等。根据状态转换情况总结电路功能。已知时序电路找出逻辑功能分析1J1KC11J1KC11J1KC1CP1&Y&&FF1FF2FF31、驱动方程输出方程2、代入JK触发器的特性方程，得状态方程。状态方程例:时序电路见下图,FF1～FF3为主从JK触发器、下降沿动作。分析其逻辑功能。输入端悬空时等同逻辑1。（1）状态转换表将任一组输入变量和电路初态的取值代入状态方程和输出方程计算→输出值、次态（新初态）→再代入状态方程和输出方程计算→新的次态、输出值……得全部计算结果。列出表格，即状态转换表。代入算出代入算出……3、由状态方程组确定状态变化得过程。描述方法有:状态转换表或称状态转换真值表、状态转换图与时序图等。注意:异步时序电路中所有得触发器并非共用同一时钟,因此每次电路状态发生转换时,首先要分析各触发器就是否有时钟信号。有时钟作用得触发器按状态方程计算次态,而无时钟作用得触发器则保持原状态不变。(1)状态转换表10001111000011001110101010010001110011001000101000100000Y状态转换表由计算过程所列的状态转换表缺少此状态，需补上。要保证状态转换表中包含了电路所有可能出现的状态。(1)状态转换表YQ1Q2Q3CP的顺序00001111100000710116010150001401103001020100100000状态转换表的另一种形式这种形式得状态转换表给出了在一系列时钟信号作用下电路状态转换得顺序,比较直观。电路对时钟信号计数,每七个时钟循环一次,所以就是七进制计数器,Y端输出进位脉冲。(2)状态转换图以状态转换图得形式表示电路得逻辑功能将更形象、更直观。Q3Q2Q1/Y000100101111110010001011/0/0/0/0/0/0/1/1Q3Q2Q1/Y电路的状态及顺序输出端的值输入变量取值。本例无输入变量，此处空。(3)时序图在时钟脉冲序列作用下,电路状态、输出状态随时间变化得波形图叫做时序图。用时序图得形式来表示电路得逻辑功能,便于用实验观察得方法对电路进行检查及用于电路得计算机模拟当中。1234tOtOtOtO567tO100101000011100000100110001000004、根据状态转换情况总结电路功能。就是七进制计数器,Y端为进位输出。由常用中规模集成件构成得时序逻辑电路(计数器电路)得分析1、理解常用中规模集成件得时序逻辑功能,能瞧懂它得逻辑功能表或时序波形图或状态转换图。2、掌握用现成得计数器产品构成任意进制计数器得方法。3、对电路得状态转换进行分析,关键就是找出电路经过多少个状态循环一次。常用计数器集成件:十六进制加法:74LS161、CC4520十六进制减法:CC14526十六进制加∕减法:74LS191(单时钟)、74LS193(双时钟)十进制加法:74LS160十进制减法:CC14522十进制加∕减法:74LS190(单时钟)、74LS192(双时钟)4位同步二进制加法计数器74161/74LS161,其引脚图与功能表如下。74161/74LS161的功能表计数1111保持（但C=0）0×11×保持1011×预置数××01直接置零×××0×功能ETEPCP74161/74LS161是异步置零方式，即只要为0，触发器立即被清零，不受CP控制。而某些同步计数器如74LS162、74LS163则用同步清零方式，在为0且要CP到达时才能将触发器置零。74161/74LS161的引脚图74161/74LS161CPD1EPD2GNDCQ1ETQ2VCCQ3Q0D0D3单时钟同步十六进制加/减计数器74LS191,其引脚图与功能表如下。74LS191是异步式置数，即只要为0，D0～D3立即被置入Q0～Q3，不受CP控制。而74161则是同步式预置数，在为0且要CP到达时才能进行预置数。C/B是进位/借位信号输出端，加计数且Q3Q2Q1Q0=1111时C/B=1，有进位输出；减计数且Q3Q2Q1Q0=0000时C/B=1，有借位输出。CPO是串行时钟输出端，当C/B=1时，在下一个CPI上升沿到达前输出一负脉冲。74LS191的功能表减法计数110加法计数010预置数×0××保持×11×功能CPI74LS191Q1Q3GNDD0CPOD2C/BD3VCCCPIQ0Q2D1双时钟同步十六进制加/减计数器74LS193,其引脚图与功能表如下。74LS193的置零和预置数都是异步式的，均不受CPU或CPD的控制。是进位信号输出端，当Q3Q2Q1Q0=1111且加计数时钟CPU来到时=0，有进位输出；是借位信号输出端，当Q3Q2Q1Q0=0000且减计数时钟CPD来到时=0，有借位输出。另外应注意：加到CPU和CPD上的计数脉冲在时间上应错开。74LS193Q1CPDQ3CPUGNDD0D1D2D3VCCRDQ0Q274LS193的功能表减法计数10加法计数10预置数00××置零×1××功能CPUCPDRD——同步十进制加法计数器74160。74160外部引线得配置、输入端得符号、引脚排列、功能表均与74161相同,区别仅在于74161就是十六进制而74160就是十进制。同步十进制减法计数器有CC14522等。同步十进制加∕减计数器芯片有74LS190、74LS168、CC4510等,这些都就是单时钟结构。其中74LS190与同步十六进制加∕减计数器74LS191功能表相同、输入输出端得功能及用法完全类同。74LS192、CC40192等就是双时钟同步十进制加∕减计数器。常用得计数器产品得型号、功能、内部结构等等均可在《中国集成电路大全》TTL、CMOS分册或其它手册中查到。二﹣五﹣十进制异步计数器74LS290得引脚图及功能表如下。74LS290的功能表计数×00×0×0×计数×0×0×置911×0×置零×011功能S92S91R02R0174LS290S91S92NQ2GNDQ0CP1Q3R01VCCCP0R02NQ174LS290的引脚图用74LS290可构成两种码制得十进制计数器。外部时钟送到CP0,Q0接CP1,则Q3Q2Q1Q0输出0000～1001得8421BCD码;若外部时钟送给CP1,Q3接CP0,则Q0Q3Q2Q1输出0000～1100得5421BCD码。分析:计数时钟CP接入CP0、Q0接CP1时得计数码制。结论:该连接方式形成8421码。CP0CPCP1Q1Q3Q2Q0÷2÷5>>000001110010100000Q1Q2Q30000091001800017111060110510104001031100201001100000000十进制数Q0CP1Q1Q2Q3分析:计数时钟CP接入CP1、Q3接CP0时得计数码制。结论:该连接方式形成5421码。000001110010100000Q1Q2Q30000090011811017010161001500014001031100201001100000000十进制数CP0Q1Q2Q3Q0CPCP0Q0÷2>CP1Q1Q3Q2÷5>用现成得计数器产品构成任意进制计数器设已有N进制计数器,需要M进制计数器,分M＜N与M＞N两种情况讨论。※M＜N的情况设法使N进制计数器在计数时跳跃N－M个状态即可。实现跳跃的方法有置零法（复位法）和置数法（置位法）两种。S0S1S2S3SN-2SN-1SN-3SMSM-2SM-1置零法SN-3SN-1S0SjSN-2Sj-1Si+2N－M个状态置数法SiSi+1例1:用二﹣五﹣十进制计数器74LS290接成8421码六进制计数器。令R01=Q2、R02=Q1即可CPCP0CP1Q0Q3Q2Q1S92S91R02R0174LS290>>0110101000101100010010000000Q0Q1Q2Q3用置零法注意:74LS290就是异步清零,即只要R01=R02=1且S91、S92中有一个为0,计数器立即置0,不受CP控制。所以状态0110(即SM)出现时间极短,不能计入稳态循环。稳态循环就是从0000～0101,刚好就是8421码六进制计数器。例2:用4位同步二进制加法计数器74LS163接成8421码六进制计数器。74LS163与74161/74LS161唯一的区别在于：74LS163用同步清零方式，在为0且要CP到达时才能将触发器置零。而74161/74LS161是异步置零方式，即只要为0，触发器立即被清零，不受CP控制。74LS163的引脚图74LS163CPD1EPD2GNDCQ1ETQ2VCCQ3Q0D0D374LS163的功能表计数1111保持（但C=0）0×11×保持1011×预置数××01直接置零×××0功能ETEPCP101000101100010010000000Q0Q1Q2Q3用置零法比较:用74LS290构成8421码六进制计数器时,由于就是异步置零,所以在Q3Q2Q1Q0＝0110(SM状态)时立即清零;0110不包括在稳态计数循环中。用74LS163构成8421码六进制计数器时,由于就是同步置零,所以在Q3Q2Q1Q0＝0101(SM-1状态)时准备清零,待下一个CP到达时才清零;0101包括在稳态计数循环中。74LS163Q3Q0Q1Q2D0D3D2D1EPETCPC11CP&计数输入11例3:试用同步十进制计数器74160接成同步六进制计数器。74160兼有异步清零与预置数功能,所以置零法与置数法均可采用。这里采用置数法。置数法可在计数循环中得任一个状态下通过置入一个适当得数值而跳跃N－M个状态,得到M进制计数器。如：若选循环中Q3Q2Q1Q0=0101时使=0，置入0000，则跳过0110～1001这4个状态，得六进制计数器。如红色实线所示。如：若选计数循环中Q3Q2Q1Q0=0100时使=0，置入1001，则跳过0101～1000这4个状态，也得到六进制计数器。如蓝色虚线所示。Q3Q2Q1Q00000011001110010000100111001010110000100注：省略了1010～1111无效状态。74160Q0Q3Q2Q1D0D3D2D1EPETCPC11CP&进位输出计数输入置入000074160Q0Q3Q2Q1D0D3D2D1EPETCPC11CP&进位输出计数输入1置入1001由于74160的预置数是同步式的，即=0后，还要等下一个CP信号到来时才置入数据，所以用来进行译码产生=0信号的某状态Si将包括在稳定的状态循环中。如置入0000时的状态0101、置入1001时的状态0100。※M＞N得情况需用多片N进制计数器来组合。按各片之间(或称为各级之间)得连接方式可分为串行进位、并行进位、整体置零与整体置数4种。若M=N1×N2,而N1与N2均小于等于N,则可用串行进位或并行进位方式将N1进制计数器与N2进制计数器连接起来,构成M进制计数器。例4:用两片同步十进制计数器74160接成100进制计数器。并行进位进位输出CP74160（1）Q0Q3Q2Q1D0D3D2D1EPETCPC11计数输入74160（2）Q0Q3Q2Q1D0D3D2D1EPETCPC1低位片得进位信号作为高位片得计数使能信号,而各片共用同一个时钟信号串行进位进位输出CP74160（1）Q0Q3Q2Q1D0D3D2D1EPETCPC11计数输入74160（2）Q0Q3Q2Q1D0D3D2D1EPETCPC111在N1与N2不等于N时,可先将两个N进制计数器分别接成N1进制计数器与N2进制计数器,然后再以并行方式或串行方式将它们连接起来。以低位片得进位信号作为高位片得时钟若M不能分解成N1×N2,就首先按最简单得方式将N进制计数器接成一个大于M进制得计数器如N·N进制,然后采用整体置零法或整体置数法构成M进制计数器。例5:用两片同步十进制计数器74160接成29进制计数器。⑴用整体置数法。进位输出CP74160（1）Q0Q3Q2Q1D0D3D2D1EPETCPC11计数输入74160（2）Q0Q3Q2Q1D0D3D2D1EPETCPC1&计到十进制数“28”时产生信号，再来一个CP置入0000。10001001

0000

00001001

000000100000

0000

00010001

0010⑵用整体置零法。进位输出CP74160（1）Q0Q3Q2Q1D0D3D2D1EPETCPC11计数输入74160（2）Q0Q3Q2Q1D0D3D2D1EPETCPC1&&10001001

0000

00001001

0000100100100000

0000

00010001

00100010计到十进制数“29”时产生信号，立即置零。进位信号从“28”译出,可保证持续时间为一个时钟周期。例6:用两片二﹣五﹣十进制计数器74LS290接成36进制计数器。CPCP0CP1Q0Q3Q2Q1S92S91R02R0174LS290（1）>>CP0CP1Q0Q3Q2Q1S92S91R02R0174LS290（2）>>&&个位片每次计到10个数时,Q3Q2Q1Q0由1001→0000,其中Q3从1→0刚好可提供给十位片作时钟。计数到“36”即个位片=0110、十位片=0011时,两片得R01=R02=1,使两片74LS290异步清零,返回“0”。从0～35循环就是36进制。用一片74LS290可构成十以内得任意进制计数器1111五进制计数器S92S91Q3Q0Q2Q1R01R02C1C0计数脉冲计数器清零七进制计数器当出现0101(5)时,应立即使计数器清零,重新开始新一轮计数。当出现0111(7)时,计数器立即清零,重新开始新一轮计数。S92S91Q3Q0Q2Q1R01R02C1C0计数脉冲计数器清零.&二片74LS290可构成100以内得计数器例:二十四进制计数器二十四分频输出.0010(2)0100(4)S92S91Q3Q0Q2Q1R01R02C1C0计数脉冲S92S91Q3Q0Q2Q1R01R02C1C0十位个位两位十进制计数器(100进制)有两个二﹣五﹣十进制计数器,高电平清零74LS390外引线排列图11689UCC1Q21Q11RD1Q01Q3地1C02Q32Q22Q12Q02RD2C02C11C1十位0100(4)个位0110(6)1Q31Q01Q21Q11RD1C11C0计数脉冲2Q32Q02Q22Q12RD2C12C0十位个位两位十进制计数器(100进制)用一片74LS390构成四十六进制计数器&二、同步时序逻辑电路得设计已知逻辑功能设计最简时序电路设计1、逻辑抽象,得出电路得状态转换表或状态转换图(1)分析给定得逻辑问题,确定输入变量、输出变量及电路得状态数。通常取原因或条件为输入变量,取结果为输出变量。(2)定义输入、输出逻辑状态与每个电路状态得含义,并将电路状态顺序编号。(3)按题意列出电路得状态转换表或状态转换图。将等价状态合并，求得最简的状态转换图。等价状态，是指在相同的输入下有相同的输出并转换到同样一个次态的电路状态。2、状态化简一般步骤:3、状态分配或状态编码时序电路的状态是用触发器的状态的不同组合来表示的。所以（1）确定触发器的数目n。若时序电路需要M个状态，则必须取2n-1＜M≤2n（2）给每个电路状态规定对应的触发器状态组合。在M＜2n的情况下，从2n个状态中取M个状态的组合可以有多种不同的方案，而每个方案中M个状态的排列顺序又有许多种。所以状态编码的选择，与电路的繁简程度密切相关。3、选定触发器类型，求电路的状态方程、驱动方程和输出方程选择触发器类型时，要考虑器件的供应情况，并尽量减少所使用的触发器种类。选定触发器类型后，根据状态转换图或状态转换表和确定的状态编码，就可以写出电路的状态方程、驱动方程和