第八章 MOS基本逻辑单元

第八章MOS基本逻辑单元8.1NMOS逻辑结构8.2CMOS逻辑结构8.4影响门的电气和物理结构设计的因素8.6传输门逻辑8.7RS触发器8.9D触发器

MOS管的串、并联特性晶体管的驱动能力是用其导电因子β来表示的，β值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？一、两管串联：设：Vt相同，工作在线性区。将上式代入（1）得：由等效管得：比较（3）（4）得：同理可推出N个管子串联使用时，其等效增益因子为：二、两管并联：

同理可证，N个Vt相等的管子并联使用时：8.1NMOS逻辑结构负载是耗尽型NMOS管。输入都是0时，两个驱动管同时截止，输出高电平；有一管输入1时，输出低电平；8.1.1NMOS或非门电路NMOS或非门可见VOL小于只有一个驱动管导通的情况。设计VOL时应考虑宽长比最小的驱动管对VOL的影响（原因？）8.1.2NMOS与非门电路可见与非门的VOL为反相器的两倍为了得到与反相器相同的VOL需要增大驱动管的尺寸。可以通过将多个驱动管串联的方式得到多输入与非门，如图8.6所示，但是为了得到与反相器相同的VOL，每个驱动管长度应增大N倍（N为输入端数）。NMOS逻辑以或非门为主。8.1.3NMOS组合逻辑电路P139图8.7为E/DNMOS的组合逻辑电路，其逻辑关系。。。输出低电平VOL，最坏情况发生在IL=IA或IL=IB时，即只有一条支路导通时。晶体管器件参数W/L的取值：如果(W/L)A和(W/L)B是最小宽长比值，则电路可简化为一个二输入的或非电路（为什么？），此时的VOL值为：

或图8.8异或门8.2CMOS逻辑结构

CMOS逻辑门分析方法与NMOS相似，但是CMOS可以设计成无比的电路。CMOS与非门CMOS或非门8.2.1CMOS互补逻辑8.2.2伪NMOS结构提供了一种再CMOS逻辑中模拟NMOS电路的方法优点：由于输入函数的每个变量仅用一个MOS管，所以最小负载可以是一个单位栅极负载。而CMOS负载是两个单位栅极负载。主要问题：“下拉电路”导通时要产生静态功耗。8.2.3动态CMOS逻辑其核心是一个NMOS管逻辑块缺点：1）输入信号只能在预充期间内改变2）简单的单相时钟动态CMOS门不能进行级联预充管：充电到VDD求值管：有条件的放电图8.14级连的动态CMOS逻辑ФФФN1N2没有继续放电继续放电预充求值第二个N型逻辑块的输入求值期间变化了8.4影响门的电气和物理结构设计的因素8.4.1MOS管的串联和并联（如图8.22所示MOS管串联和并联）m个NMOS串联下降时间为tm，k个PMOS管串联上升时间为kt并联则下降上升时间下降为原来的t/m和t/k8.4.2衬偏调制效应

与输出端相连的NMOS管的源极电位与衬底电位不相等，则该开关管速度就较慢。（如图8.24a所示）A，B，C三个NMOS截止，D管导通之后又截止，将D管源极电容C1充电至高电平；所有输入同时变为高电平，由于D管源极电容C1将通过ABC三个管放电，C1电荷被放掉后D管才导通，D管导通速度较慢。8.4.3源漏电容在版图设计中常把源漏区合并在一起以减小寄生电容，如NMOS或非门版图中把NMOS管漏区合并（即使用同一个漏极），从而减小输出端电容。如图8.25实现函数F=（A+B+C）D的门电路