PCB设计说明文档

外框尺寸可根据元件摆放做适当调整，但长度不要超过18cm。左边的两个DB26接头和下部的PCI接口位置保持现状不变，Tl、T2、D1〜D32放在bottom层。6层板，层顺序依次为top-gnd-sig2-sig3-power-bottom。覆铜层为：top&gnd&power&bottom，覆铜层线间距12mil。sig2与sig3层不做整层覆铜，但在边缘四周做30mil线宽的封闭包地处理。一般数据线宽度控制在6mil，所有时钟线、控制线、复位线控制在8mil。电源线尽量加粗。线间距整板控制在6mil。BGA下的线宽为5mil，BGA下的线间距为4.5milBGA下的过孔内径为10mil，外径为18mil，不要再在电、地层单独分出其他内径的孔。其余的过孔为14/28mil,电源部分适当加大。只有BGA下的过孔属性为FloodOver，其余地方的过孔属性为Diagonalo小的阻容元件全都放在bottom层，top层只放IC芯片和大的分立元件。阻抗控制参考平面为gnd和power层信号线连接点做泪滴处理。距离板四周边缘3mm以内不要放置表贴元件。阻容元件尽量放置在底层，IC芯片全部放置在表层，BGA外围3mm内不要放置元件。各BGA器件不要放置在板子的中心位置，可以向左或向右做适当调整。top层与bottom层做mark点。板卡四个角作1mm圆角处理。U2、U3fanout注意事项：1） 最外侧的2圈BALL不需要打过孔，直接从顶层Fanout出去。2） 内侧的1圈BALL基本都是电源或地，直接打过孔连接到电源或地。3） 中间2圈的BALL通过过孔从底层Fanout出去。U2/U3PCBFanout参考设计图

£ilflEjfir肛w占&i[J.ii5pl<5,£ilflEjfir肛w占&i[J.ii5pl<5,爭t切121贞MHmLeWitMLsiHHO孵直上icswxn22證(HHt-ricrarJtunlLitdiawdHTi-4E[4DD甲#tr*■rTm=«d-i*HMii.1E骑**5^I&W.I&DDvat.fs.4-siwzedCnimjA胡u|•■|Gp7|认|兰|出|・|<| X.|-|片J・=n|；W0rd格式科编辑-感谢下载支持〕T：!除狮 FlsdFIs||M811/JAl1□号昭:□d□Mriirl~ICira湎工QFmdmr□ffJs'Sesh回FMOPwcQDRCumi□畑□t顧□Cte□L»*j■*H*n«|tj□Cnd:diwihwit(E回畑ii.oo.i«moa-.EAllesm13.DDR2SDRAM（U8、U9、U10、Ull）及相关控制芯片（U2、U3）布线注意事项：1） 建议板级布线遵循SSTL-18信号布线设计规范。2） U2和U3每个VREF管脚上增加去耦电容；VREF走线宽度尽量宽，建议将VREF在电源层通过铜皮布线，且不能作为信号线的参考平面，与其他信号线间隔20-25mil。3） DDRSDRAM应尽量靠近U223，2片并联形成星形拓扑结构，保证分支走线尽量短并要求等长。4） 所有DDR2信号走线必须分布在邻近地平面的走线层，避免信号走线穿越电源或地分割区域，必须保证DDR2信号走线都有完整的参考平面，传输线阻抗控制在50Q土10%5） 所有信号线尽量短，并且在走线路径上尽量少打过孔，保证走线阻抗的连续性。6） 相邻信号走线间距保持在2〜3倍线宽；DDR2信号与非DDR2信号走线间隔至少20mil。word格式-可编辑-感谢下载支持7)避免时钟信号紧邻数据、地址总线；避免地址信号紧邻数据信号。8)蛇形线间隔20mil。对于数据信号线DDR2_DQ[0:31]及数据选通信号线DDR2_DQS[0:3],33Q串联匹配电阻尽量靠近U2/U3。对于控制信号线DDR2_CKE、DDR2_BA[0:2]、DDR2_CS#、DDR2_RAS#、DDR2_CAS#、DDR2_WE#、DDR2_ODT，与地址信号线DDR2_ADDR[0:13],33Q串联匹配电阻应在分支点前并尽量靠近U2/U3，分支点到DDR2SDRAM端的分支走线尽量短并要求等长。对于时钟/数据掩码信号线DDR2_CLK[0:1]/DM[0:3],22Q串联匹配电阻尽量靠近U223端口，保证时钟走线差分阻抗100Q；DDR2_CLK除了FANOUT外，不要增加额外的过孔；DDR2_CLK走线与其它走线满足“3W规则”DDR2_CLK走线不要跨分割，以地为参考平面。DDR2接口中的每一对时钟信号线DDR2_CK0、DDR2_CK0#与DDR2_CK1、DDR2_CK1#应该严格等长，偏差范围为土50mil，并且建议DDR2_CLK的走线长度小于4.5inch。DDR2_DQS[0:3]以DDR2_CLK时钟走线长度为参照进行走线，其走线长度相对于DDR2_CLK的走线长度允许的偏差为：土200mil；DDR2_DQS[0:3]之间的走线偏差为：±100mil。DDR2_DQ[0:7]以DDR2_DQS0的走线长度为参照进行走线，其走线长度相对于DDR2_DQS0的走线长度允许的偏差为：±200mil；DDR2_DQ[8:15]以DDR2_DQS1的走线长度为参照进行走线，其走线长度相对于DDR2_DQS1的走线长度允许的偏差为：±200mil；DDR2_DQ[16:23]以DDR2_DQS2的走线长度为参照进行走线，其走线长度相对于DDR2_DQS2的走线长度允许的偏差为：±200mil；DDR2_DQ[24:31]以DDR2_DQS3的走线长度为参照进行走线，其走线长度相对于DDR2_DQS3的走线长度允许的偏差为：±200mil。DDR2_DM0以DDR2_DQS0的走线长度为参照进行走线，其走线长度相对于DDR2_DQS0的走线长度允许的偏差为：±200mil；DDR2_DM1word格式-可编辑-感谢下载支持以DDR2_DQS1的走线长度为参照进行走线，其走线长度相对于DDR2_DQS1的走线长度允许的偏差为：±200mil；DDR2_DM2以DDR2_DQS2的走线长度为参照进行走线，其走线长度相对于DDR2_DQS2的走线长度允许的偏差为：±200mil；DDR2_DM3以DDR2_DQS3的走线长度为参照进行走线，其走线长度相对于DDR2_DQS3的走线长度允许的偏差为：±200mil。地址线DDR2_ADDR[0:13]以DDR2_CLK时钟走线长度为参照进行走线，其走线长度相对于DDR2_CLK的走线长度允许的偏差为：±650mil。控制信号线DDR2_CKE、DDR2_BA[0:2]、DDR2_CS#、DDR2_RAS#、DDR2_CAS#、DDR2_WE#、DDR2_ODT以DDR2_CLK时钟走线长度为参照进行走线，其走线长度相对于DDR2_CLK的走线长度允许的偏差为：±650mil。DDR2CVENO+DDRCVEI(U2/U3的E4、D3pin之间连线)的长度等于DDR2_CLK时钟走线长度与DDR2DQS[0:3]的平均走线长度之