数电课程设计报告书

数字电子技术基础课程设计报告题目数字电子钟的设计学院计算机与信息工程学院专业通信工程班级13通信姓名张家耀学号1306735023指导老师徐春雨日期2015年6月28日

一目的与要求1.目的：·掌握数字电子钟的设计、组装与调试方法；·熟悉集成电路的使用方法。·进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力。2.要求基本要求：·设计一个有“时”、“分”、“秒”显示，且有校时功能的电子钟；·用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试；·画出框图和逻辑电路图，写出设计、实验总结报告；·选做：整点报时。在59分51秒、53秒、55秒、57秒输出500Hz音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz音频结束时刻为整点。3.创新要求在基本要求达到后，可进行创新设计。二设计思路2.1、总体设计方案本数字时钟是用16进制计数器74LS161，分别制作时、分、秒的十位和个位，小时部分接成24进制，分钟和秒的部分用60进制，用CD4511驱动共阴极数码管显示，需要一个秒频率发生器为妙钟部分提供1s的周期连续脉冲，并且用门逻辑电路为数字钟设计校准电路和整点报时电路2.2、总体框架图三、单个元件或模块具体设计思路1、译码显示电路1.1CD4511部分功能介绍CD4511引脚图及功能

CD4511是一个用于驱动共阴极

LED

（数码管）显示器的

BCD

码—七段码译码器，特点如下：

具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直接驱动LED显示器。

其功能介绍如下：

BI：4脚是消隐输入控制端，当BI=0

时，不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字。

LT：3脚是测试输入端，当BI=1，LT=0

时，译码输出全为1，不管输入

DCBA

状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。

LE：锁定控制端，当LE=0时，允许译码输出。

LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。

A1、A2、A3、A4、为8421BCD码输入端。

a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。

CD4511的内部有上拉电阻，在输入端与数码管笔段端接上限流电阻就可工作。

CD4511的引脚

CD4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱动LED。其引脚图如3-2所示。

Cd4511真值表如下图所示：CD4511与数码管接线如下图所示：2、60进制计数器此60进制计数器采用16进制的74LS161制作时钟CLOCK和四个数据输入端P0~P3清零:CLAR使能:ENT\ENP置数：LOAD数据输出端：Q0~Q3以及进位输出：RCO从74LS161功能表功能表中可以知道，当清零端CLAR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。当CLAR=“1”且LOAD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步臵数功能。而只有当CR=LD=EP=ET=“1”、CLOCK脉冲上升沿作用后，计数器加1。74LS161还有一个进位输出端RCO合理应用计数器的清零功能和臵数功能，一片74LS161可以组成16进制以下的任意进制分频器。161的清除端是异步的。当清除端CLEAR为低电平时，不管时钟端CLOCK状态如何，即可完成清除功能。161的预臵是同步的。当臵入控制器LOAD为低电平时，在CLOCK上升沿作用下，输出端QA－QD与数据输入端A－D相一致。对于54/74161，当CLOCK由低至高跳变或跳变前，如果计数控制端ENP、ENT为高电平，则LOAD应避免由低至高电平的跳变，而54/74LS161无此种限制。161的计数是同步的，靠CLOCK同时加在四个触发器上而实现的。当ENP、ENT均为高电平时，在CLOCK上升沿作用下QA－QD同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74161，只有当CLOCk为高电平时，ENP、ENT才允许由高至低电平的跳变，而54/74LS161的ENP、ENT跳变与CLOCK无关。161有超前进位功能。当计数溢出时，进位输出端（RCO）输出一个高电平脉冲，其宽度为QA的高电平部分。在不外加门电路的情况下，可级联成N位同步计数器。对于54/74LS161，在CLOCk出现前，即使ENP、ENT、CLEAR发生变化，电路的功能也不受影响60进制计数器接线如下图所示：因为74LS161为16进制计数器，所以如果制作为60进制计数器，就要当个位计数器输出10是自身清零，并且向十位计数器输出进位脉冲，必备并且当十位计数器输出6时，自身清零，并且向更高位输出进位脉冲，当输出为10时QA,QB,QC,QD=1010,所以将QA,QC接与非门，接到个位计数器的清零端是其清零，并使其相与接到十位计数器时钟端充当进位脉冲使十位计数器进位。当十位计数器输出为6时QD,QC,QB,QA=0110,对QB,Q做同样的处理以达到自身清零和高位计数器仅为的效果。3.24进制计数器同样采用74LS161进行处理，接线方法如下图所示：与上边处理方法不同的是制作24进制且逢十进一的计数器不仅采用了清零的方法同时采用置数法对其处理，如上图所示，因为采用预置数，且此计数器为同步预置数，当达到一个数是必须等到下一个上升沿到达时置数功能才起作用，所以当个位计数器输出QD,QC,QB,QA=1001，即输出为9时使QA,QD,用与非门接到LOAD端，以达到十进制单位效果，，同样使其相与接到十位计数器的clock端以达到仅为的效果，为制成24进制，必须使输出24时，两个计数器同时清零，即当十位输出0010，个位输出0100时清零，则需要将十位的QB和个位的QC用与非门连接到两个计数器的清零端，达到同时清零的目的。4、校时电路如图所示依次为校时、校分、校秒电路4.1校秒电路秒钟始终是走着的，不需要另外使其走，那可以使其停止来达到校准的目的，如图所示当开关在此位置时相当于接高电平，此时与非门U8A的输出取决于时钟脉冲的状态，秒钟正常工作，当开关掷向另一段，此时变成低电平，与非门被封锁，秒钟停止工作。4.2校时、分电路校时电路和校分电路同样原理，当开关处于此图所示的状态时，上边的与非门U10A接高电压，他的输出取决于来自进位信号的U5A的输出状态，此时非门输出低电平，与非门U11A被封锁，一直输出高电平，所以U13A的输出状态取决于U10A的输出的状态，电路正常计时。当开关掷向另一端时，上边的与非门U10A接低电压，它被封锁一直输出高电平，此时非门U12A输出高电平，与非门U11A的输出状态取决于时钟信号，一直输出高电平，所以与非门U13A的输出状态取决于U11A取决于时钟信号，此时电路开始以秒的速度走着。5.报时电路接线如下图所示：要求是在59分51秒、53秒、55秒、57秒输出500Hz音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz音频结束时刻为整点。则由要求可知分钟的输出在报时保持不变，所以分钟的十位的输出端QA,QB,QC,QD=0101个位的输出QA,QB,QC,QD=1001,与门U11AJ分钟十位的QB,QD和个位的QA,QC而且，秒位的十位一直为5，QA,QB,QC,QD=0101，使QB,QD接到U12A,当达到59分51秒，59分53秒，59分55秒，59分59秒时，秒钟的个位输出为QD,QC,QB,QA=0001QD,QC,QB,QA=0011QD,QC,QB,QA=0101QD,QC,QB,QA1001前三个为500HZ后一个为1000HZ，从上边的输出情况，前三个的共同点是QA,QD=01,所以使QA接一个非门，在此用其与高电平接到与非门达到非的效果，再与QD接到U12A，再使U12A和U11A相与接到蜂鸣器，而59秒的时候输出与前三个的区别是QA,Q