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PAGE电子课程设计序列检测器学院:专业班级:姓名:学号:指导老师:2012年12月目录设计任务与要求………1总体框图………………1选择器件………………1功能模块………………1脉冲发生器……………1序列检测器……………2分频器………………3总体设计电路图………5总体电路原理图……………5QUARATUSII的仿真结果图与分析……………5管脚分配…………………6EDA实验箱验证……………6《序列检测器》设计1-序列检测器任务与要求设计一个序列检测器,在上升沿的作用下,输入一组二进制码,与预先设置的吗“11100101”二、总体框图脉冲发生器脉冲发生器检测器数码显示脉冲发生器:为检测器提供脉冲。检测器:具有存储功能。数码显示器:显示输出A或B方案:设计手动的脉冲发生器为检测器提供脉冲,使其正常工作,然后设计检测器存储的数字为“11100101”选择器件芯片:EDA实验箱中EP1C12核心板;七段数码管等。外围电路:将IO_CLK用导线连接到IO3上,将IO9,IO10用导线连接到两个LED灯上,接上电源下载完成即可验证。功能模块1.脉冲发生器VHDL程序:LIBRARYieee;useieee.std_logic_1164.all;entitypulseis port(pul,M: in std_logic; nq,q: outstd_logic --VGA:outstd_logic_vector(3downto0) );endpulse;architectureaofpulseissignaltemp:std_logic;begin --VGA<="0001";'q<=temp;nq<=nottemp;process(m)begin ifrising_edge(m)then ifpul='0'then temp<='1'; else temp<='0'; endif; endif;endprocess;enda;生成模块:图1仿真结果及分析图2分析:作用是为序列检测器提供合适的脉冲,手按按钮PB(3),Q输出一个脉冲给下个模块的CLK。当pul为1时q输出0;当pul为0时q输出为1.2、序列检测器VHDL语言libraryieee;useieee.std_logic_1164.all;entityCHKisport(din,clk,clr:instd_logic;ab:outstd_logic_vector(3downto0));endCHK;architecturebehavofCHKissignalq:integerrange0to8;signald:std_logic_vector(7downto0);begind<="11100101";process(clk,clr)beginifclr='1'thenq<=0;elsifclk'eventandclk='1'thencaseqiswhen0=>ifdin=d(7)thenq<=1;elseq<=0;endif;when1=>ifdin=d(6)thenq<=2;elseq<=0;endif;when2=>ifdin=d(5)thenq<=3;elseq<=0;endif;when3=>ifdin=d(4)thenq<=4;elseq<=0;endif;when4=>ifdin=d(3)thenq<=5;elseq<=0;endif;when5=>ifdin=d(2)thenq<=6;elseq<=0;endif;when6=>ifdin=d(1)thenq<=7;elseq<=0;endif;when7=>ifdin=d(0)thenq<=8;elseq<=0;endif;whenothers=>q<=0;endcase;endif;endprocess;process(q)beginifq=8thenab<="1010";elseab<="1011";endif;endprocess;endbehav;生成模块图3仿真结果及分析图4分析:此模块是一个对序列“11100101”的检测,当输入端DIN在八个脉冲的作用下分别输入11100101时Q端输出B,否则输出3分频器VHDL语言LIBRARYieee;useieee.std_logic_1164.all;entitydeledis port(ab: in std_logic_vector(3downto0); --sel: instd_logic; led:outstd_logic_vector(6downto0) );enddeled;architectureaofdeledis--signaltemp:std_logic;begin led<="1111110"whenab="0000"else "0110000"whenab="0001"else "1101101"whenab="0010"else "1111001"whenab="0011"else "0110011"whenab="0100"else "1011011"whenab="0101"else "1011111"whenab="0110"else "1110000"whenab="0111"else "1111111"whenab="1000"else "1111011"whenab="1001"else "1110111"whenab="1010"else "0011111"whenab="1011"else "1001110"whenab="1100"else "0111101"whenab="1101"else "1001111"whenab="1110"else "1000111"whenab="1111"; ENDa;生成模块图5仿真结果及分析图6图7分析:此模块的作用是将输出显示到数码管上。当ab输入为1010时led输出为1110111(如图6);当ab输入为1011时led输出为0011111(如图7)。总体设计电路图总体电路原理图该程序是在连续脉冲的作用下检测序列“11100101”当输入完全符合时数码管显示B,当其中有一个出错时或序列不对时数码管显示A。图8QUARATUSII的仿真结果图与分析清零端是高电平有效,首先设清零端为高电平使之清零,然后在八个有效脉冲的作用下DIN输入“11100101”且顺序一致,此时数码管显示为“1110111”其它情况为“图9管脚分配如下图图10EDA实验箱验证(如图)将IO_CLK用

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