具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束

具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束，主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。Xilinx定义了如下几种约束类型：•“AttributesandConstraints”

•“CPLDFitter”

•“GroupingConstraints”•“LogicalConstraints”

•“PhysicalConstraints”

•“MappingDirectives”

•“PlacementConstraints”

•“RoutingDirectives”

•“SynthesisConstraints”

•“TimingConstraints”

•“ConfigurationConstraints”通过编译UCF（userconstraintsfile）文件可以完成上述的功能。还是用实例来讲UCF的语法是如何的。图1RTLSchematic

图1是顶层文件RTL图，左侧一列输入，右侧为输出，这些端口需要分配相应的FPGA管脚。

表1.UCFexample对上面的UCF文件进行一些注释：

该UCF文件主要是完成了管脚的约束、时钟的约束，以及组的约束。

第一、二行：主要定义了时钟以及对应的物理管脚。第一行，端口pin_sysclk_i分配到FPGA管脚AD12，并放到了pin_sysclk_igroup中。那如何得知是AD12的管脚呢，请看图2，FPGA管脚AD12是一个66MHz的外部时钟。FPGA的开发板肯定有电路原理图供你分配外部管脚。图2，电路原理图第二行：时钟说明：周期15ns，占空比50%。关键词TIMESPEC（TimingSpecifications），即时钟说明。一般的语法是：TIMESPEC"TSidentifier"=PERIOD"timegroup_name"value[units];其中TSidentifier用来指定TS（时钟说明）的唯一的名称。第七行：pin_plx_lholda_o连接至物理管脚D17，并配置该管脚电平变化的速率。关键词：SLEW，用来定义电平变化的速率的，一般语法是：NET"top_level_port_name"SLEW="value";

其中value={FAST|SLOW|QUIETIO},QUIETIO仅用在Spartan-3A。第十行：定义pin_plx_ads_n_i输入跟时钟的关系。OFFSETIN和OFFSETOUT的约束。OFFSETIN定义了数据输入的时间和接收数据时钟沿（captureEdge）的关系。一般的语法是：OFFSET=INvalueVALIDvalueBEFOREclockOFFSET=OUTvalueVALIDvalueAFTERclock

图3时序图（OFFSETIN）例子：

NET"SysCLk"TNM_NET="SysClk";

TIMESPEC"TS_SysClk"=PERIOD"SysClk"5nsHIGH50%;

OFFSET=IN5nsVALID5nsBEFORE"SysClk";上面的定义了基于SysClk的全局OFFSETIN的属性。时序可看图3.

图4时序图（OFFSETOUT）例子：

NET"ClkIn"TNM_NET="ClkIn";

OFFSET=OUT5nsAFTER"ClkIn";上面设置主要是定了了时钟跟数据的时间关系，时序图4。可以看到这时一种全局定义，Data1和Data2输出时间都受到OFFSET=OUT5nsAFTER"ClkIn"的约束。如果需要单独定义输出端口的OFFSETOUT的，需要制定相应的NET，可参考表1中的第57行。第18至49行：pin_plx_lad_io<*>被归到了名称为LAD的TMN(Timingname)，这个可以说是GROUP的约束。这样往往给约束带来方便，不用一个一个的NET或者INST进行约束。第50至51行：对TIMEGRP是LAD进行OFFSETIN和OUT的定义。在时序约束中，在这里还未提及FROMTO的约束。FROMTO的约束主要是用来两个同步模块之间的时间关系的约束。在这里不做深入的讨论。至此，基本上把一般的UCF文件的作用进行了注释。注：一般的时间的约束需要通过静态的时序分析，然后再设定相应PERIOD，OFFSETIN以及OFFEETOUT等的时间参数。当然在例子中还没有涉及到区域的约束。下面会试图说一下。ISE进行综合后会将设计代码生成相应的逻辑网表，然后经过translate过程，转换到Xilinx特定的底层结构和硬件原语，MAP过程就是将映射到具体型号的器件