Verilog HDL实用教程-习题及答案 【ch05】数据流建模

第五章数据流建模5.1用连续赋值语句描述一个8选1数据选择器。答案：modulemux_8to1(input[7:0]data_in_0,//输入数据0，8位宽度input[7:0]data_in_1,//输入数据1，8位宽度input[7:0]data_in_2,//输入数据2，8位宽度input[7:0]data_in_3,//输入数据3，8位宽度input[7:0]data_in_4,//输入数据4，8位宽度input[7:0]data_in_5,//输入数据5，8位宽度input[7:0]data_in_6,//输入数据6，8位宽度input[7:0]data_in_7,//输入数据7，8位宽度input[2:0]select,//选择信号，3位宽度outputreg[7:0]out//输出结果，8位宽度);always@*begincase(select)3'b000:out=data_in_0;//当select为3'b000时，输出为data_in_03'b001:out=data_in_1;//当select为3'b001时，输出为data_in_13'b010:out=data_in_2;//当select为3'b010时，输出为data_in_23'b011:out=data_in_3;//当select为3'b011时，输出为data_in_33'b100:out=data_in_4;//当select为3'b100时，输出为data_in_43'b101:out=data_in_5;//当select为3'b101时，输出为data_in_53'b110:out=data_in_6;//当select为3'b110时，输出为data_in_63'b111:out=data_in_7;//当select为3'b111时，输出为data_in_7default:out=8'b0;//默认情况下输出为8'b0endcaseendEndmodule5.2在VerilogHDL中，哪些操作是并发执行的?哪些操作是顺序执行的?并发执行的操作：并发执行是指同时执行多个操作或语句，这些操作之间没有明确的先后顺序，它们可以在同一时间片并行执行。在Verilog中，以下操作是并发执行的：模块实例化：当你在一个模块内实例化其他模块时，这些模块实例之间是并发执行的。模块实例在同一时间可以同时工作。连续赋值语句：连续赋值语句（assign语句）用于创建组合逻辑，它们之间是并发执行的。always_comb块：在SystemVerilog中，always_comb块用于表示组合逻辑。其中的语句也是并发执行的。always_latch块：在SystemVerilog中，always_latch块用于表示锁存逻辑。其中的语句也是并发执行的。顺序执行的操作：顺序执行是指按照代码的书写顺序依次执行操作，每个操作在前一个操作执行完成后才开始执行。在Verilog中，以下操作是顺序执行的：always块：在Verilog中，always块用于表示时序逻辑，其中的语句是按照代码的书写顺序依次执行的。在SystemVerilog中，有多种类型的always块，如always_ff（时钟触发块）和always_comb（组合块），它们是按照时序或组合的规则进行顺序执行。initial块：initial块用于在仿真开始时执行一次性初始化操作，其中的语句也是按照代码的书写顺序依次执行的。5.3采用数据流描述方式实现4位二进制减法器功能。答案：modulebinary_subtractor(input[3:0]A,//被减数，4位宽度input[3:0]B,//减数，4位宽度outputreg[3:0]result//结果，4位宽度);assignresult=A-B;//用连续赋值语句实现减法endmodule5.4实现四舍五入功能电路,当输入的1位8421BCD码大于4时输出为1,否则为0试编写VerilogHDL程序。答案：moduleround_circuit(input[3:0]bcd_in,//输入的1位8421BCD码，4位宽度outputreground_out//四舍五入的输出，1位宽度);always@*begin//对输入的BCD码加5//因为BCD码的最大值是9，所以加5后，结果范围是[5,14]//将加5的结果右移4位，得到BCD码的十位数，判断是否大于等于10round_out=(bcd_in+5)>>4;endEndmodule5.5设计功能类似74138的译码器电路，并进行综合。答案：略。5.6采用数据流描述方式实现8位加法器并进行综合和仿真。答案：moduleeight_bit_adder(input[7:0]A,//输入A，8位宽度input[7:0]B,//输入B，8位宽度outputreg[8:0]sum//输出和，9位宽度（因为可能有进位）);always@*begin//将输入A和B相加，并将结果赋值给sumsum=A+B;endEndmodule综合与仿真略。5.7试编写将有符号二进制8位原码转换成8位补码的电路，并进行综合和仿真。答案：modulesign_magnitude_to_twos_complement(inputsigned[7:0]signed_number,//输入有符号二进制8位原码outputreg[7:0]twos_complement//输出8位补码);always@*begin//判断输入数值的符号位if(signed_number[7]==1)begin//如果是负数，进行补码转换twos_complement=-signed_number;endelsebegin//如果是非负数，补码与原码相同twos_complement=signed_number;endendEndmodule综合与仿真略。5.8编写从补码求原码的VerilogHDL程序，输入是有符号的8位二进制补码数据。答案：moduletwos_complement_to_sign_magnitude(inputsigned[7:0]twos_complement,//输入有符号二进制8位补码outputregsigned[7:0]sign_magnitude//输出8位原码);always@*begin//判断输入补码的符号位if(twos_complement[7]==1)begin