序列信号发生器

VHDL硬件描述语言基础第四节序列信号发生器std_logic_1164程序包std_logic_unsigned程序包：定义了可用于integer数据类型和std_logic及std_logic_vector数据类型混合运算的运算符，并定义了由std_logic_vector到integer的转换函数。学习了两种程序包复习进程语句进程主要用于描述顺序语句，其格式如下：process（敏感信号表）--变量声明语句；begin--顺序语句end

process;敏感信号（包括端口信号）指那些值发生改变后能引起进程语句执行的信号。当敏感信号发生改变时，进程启动，begin和end之间的语句从上到下顺序执行一次，然后返回进程语句开始，等待下一次敏感信号的变化。因此进程语句有两种状态：等待状态和执行状态。复习if语句if语句是具有条件控制功能的语句，它根据指定的条件及其条件是否成立来确定语句的执行顺序，格式如下。if

条件1

then

第1组顺序语句；elsif条件2then

第2组顺序语句；……elsif条件nthen

第n组顺序语句；else第n＋1组顺序语句；endif；说明：if语句的每个条件都是一个布尔表达式，返回值为布尔类型。从1到n个语句顺序执行，当满足某一条件的顺序语句执行完后就结束该if语句。复习case－when语句case－when语句根据条件表达式的值执行一组顺序语句，其格式如下case

条件表达式

iswhen

条件表达式的值=>一组顺序语句；………when

条件表达式的值=>一组顺序语句；endcase;说明：case－when语句中条件表达式的值必须列举穷尽，而且不能重复。条件句中的“=>”不是操作符，只相当于“THEN”作用。不能穷尽的表达式用others表示whenothers=>一组顺序语句；复习第四节序列信号发生器1、实验目的

1）学会使用VHDL语言设计时序逻辑电路。2）学会使用VHDL语言设计二进制加法器功能模块。3）学会使用VHDL语言设计数据选择器功能模块。4）学会用原理图法组成序列信号发生器。2、实验原理

计数型序列信号发生器的工作原理如教材6.1.3所示，本实验要求用计数器和数据选择器设计计数型序列信号发生器。3、实验内容

1）分析4位二进制计数器74163的逻辑功能，用VHDL语言设计二进制计数器74163。2）用VHDL语言设计8选1数据选择器。3）用原理图法连接电路，设计00011011序列信号发生器。4）通过仿真和下载验证设计电路的正确性。4、实验报告要求

1）写出计数器和数据选择器的VHDL语言源文件。2）列出仿真结果和实验箱运行结果。3）写出心得体会。第四节序列信号发生器设计步骤：1.由于序列长度为8，因此先设计一个模8计数器；2.将模8计数器的状态码，通过组合电路转换成对应的序列码。电路如图所示第四节序列信号发生器同步4位二进制计数器74163的功能a.同步清零b.同步置数c.保持d.同步置计数第四节序列信号发生器CLK

CLR

LD

ENP

ENT功能0同步清零10同步置数1101保持(包括CO的状态)110保持(CO=0)1111同步计数××××××××↑↑74163功能表↑如果

时钟上升沿出现

那么如果清零信号有效那么

输出为0；或者如果置数信号有效那么

输出＝d；或者如果enp和ent都为高电平那么如果输出为1111那么

输出为0000；或者

同步计数；第四节序列信号发生器时钟边沿表示:clk’eventandclk=‘1’表示上升沿clk’eventandclk=‘0’表示下降沿说明：1.信号是一个全局量，可以在Entity和Architecture中定义，但可在VHDL语言的并行部分和顺序部分同时使用。

3.信号赋值语句在进程内部出现时，是一种顺序描述语句；在结构体的进程之外时是一种并发语句。4.信号说明语句格式：signal信号名：数据类型；5.信号赋值只能用<=，信号赋值语句格式：信号<=表达式；2.信号赋值的执行和信号值的更新有延时，只有到了规定的仿真时间才赋值，即延时以后信号才能得到新值，否则保持原值不变。代表电路内部信号传输线路，在元件之间起互连作用，相当于连线。信号（Signal）VHDL数据对象VHDL数据对象说明：1.变量是一个局部量，只能在Process和Function中定义,只能在VHDL语言程序的顺序部分说明和使用，只能出现在进程、过程和函数中。3.变量赋值语句只是一种顺序描述语句，而不能作为并发语句使用。4