基于FPGA的高速PCB的设计

基于FPGA的高速PCB的设计随着现场可编程门阵列(FPGA)已发展成为真正的可编程系统级芯片，利用这些芯片设计印制电路板(PCB)的任务变得愈加复杂。要完全实现FPGA的功能，需要对PCB板进行精心设计。采用高速FPGA进行设计时，在板开发之前和开发期间对若干设计问题进行考虑是十分重要的。由于I/O的信号的快速切换会导致噪声产生、信号反射、串扰、EMI问题，所以设计时必须注意：（一）电源过滤和分布

所有电路板和器件上干净、平台分布电源Vcc可以减少系统噪声。滤除由供电源处产生的低频（<1kHz）噪声，建议就近供电源入口处放置100uF的电解电容；若使用电压调整器，直接放置电容到最终给器件供电的Vcc处。电容不经滤除供电源产生的低频噪声，而且也能为许多输出切换同时发生时提供额外的电流。另一种滤除供电源噪声的方法是串入一个铁氧体磁珠，并就近磁珠放置一个10uf～100uF的旁路电容。一个合理的终端、布局、滤波的设计不需要磁珠，使用一个0欧姆的电阻取代即可。为了滤除器件中的高频噪声，建议就近Vcc和GND放置退耦电容。电源分布也会影响系统噪声。总线分布的电源和电源面（独立电源层）都会散布电源到PCB中。通常两层板的电源采用总线分布式，PCB的密度限制了走线宽度，电源总线有DC阻抗，总线上最后的元件接收到Vcc可能会被削减了最多0.5V。因此，建议使用独立的电源层传播电源，可以有效降低DC阻抗。关于模拟电源和数字电源，如果无法做到使用独立的层，那么应该进行电源平面的切割。图2就是PLL电源供电隔离的例子。减少电源分布产生的系统噪声：

1.为平坦式电源分布使用独立的模拟电源供电；

2.PLL电源供电避免走线和多信号层；

3.靠近PLL电源供电面仿真一个地层面；

4.只能把模拟和数字元件放置在它们相应的地平面上；

5.使用磁珠隔离PLL供电源和数字供电源。（二）传输线和信号走线

快速切换导致噪声产生、信号反射、串扰、地反弹的不同程度，取决于PCB原材料结构特性。PCB板的介电常数Er，

决定了信号在板上的传输速率，下面的公式即介电常数和信号传播速率的关系（C=光速=3×(10的8次方)m/s）：

Vp=C/(Er开根号)

计算信号在PCB板上的传播延时Tpd=l/Vp。

一条信号走线是采样集总线还是分布线取决于信号切换时间（Tr）是否大于4被的Tpd。

集总线：Tr>4×Tpd

分布线：Tr<4×Tpd微波传输线和带状传输线的走线如下：（三）时钟信号布线

推荐以下的时钟布线技巧：

1.避免过多的绕转，时钟走线应该尽可能的走直线；

2.尽量让时钟信号只走一个信号层；

3.时钟信号传输中避免打过孔，因为过孔会导致阻抗变化和反射；

4.以微波传输线方式走时钟信号线（顶层更合适）；

5.靠近外层布地面以最小化噪声干扰，如果你使用内层走时钟信号，使用地平面夹着一减少延时；

6.合适的终结时钟信号线。（四）差分信号走线

推荐以下的差分信号走线技巧：

1.保证图中的D>2S以最小化串扰；

2.在信号离开器件后，尽可能的靠近两条差分信号对，最小化信号反射；

3.在两条差分信号对的整个走线过程中保持恒定的距离；

4.保持两条差分信号对的走线长度一致，最小化偏斜和相位差异；

5.避免使用过孔，最小化匹配阻抗和感应系数。（五）阻抗匹配和终端设计

为了消除信号反射，源阻抗Zs必须等于走线阻抗Zo，也必须等于负载阻抗ZL。负载阻抗通常会高于走线阻抗，走线阻抗高于源阻抗。为了消除信号反射，串入或者并入一些电阻达到ZL或Zs与Zo相匹配。并行方式很多，下面介绍常用的串行匹配方式。串行匹配电阻主要是为了削弱次级反射。经验值推荐为33欧姆。例如我们常在时钟信号的走线上串入一个33欧姆的电阻。（六）串扰

串扰是指并行走线之间有害的耦合。两种类型的串扰：前向（电容性的）和后向（感应性的）。前向串扰主要