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关于奇数分频器

因为偶数分频器过于简单，所以我们从奇数分频器开始说起801奇数分频器

假设我们要实现一个2N+1分频的分频器，就需要高电平占N+0.5个周期，低电平占N+0.5个周期，这样进行处理的最小时间段就变成了0.5个周期，就不能通过clk的计数直接实现了。然而，时钟信号的上升沿和下降沿之间正好相差0.5个周期，利用这个就可以实现奇数分频啦第一步：分别使用原时钟上升沿和下降沿产生两个计数器(基于上升沿计数的cnt1和基于下降沿计数的cnt2),计数器在计数到2N时,计数器归零重新从零开始计数,依次循环第二步:cnt1计数到0和N时,clk1翻转,从而得到占空比为N:2N+1的clk1；第三步:cnt2计数到0和N时,clk2翻转,从而得到占空比为N:2N+1的clk2;第四步:clk1和clk2时钟进行或操作后,即可得到输出时钟clk_out;

下面为3分频的实现

moduleDIVCLK(inputwireclk,inputwirerst_n,outputwireclk_out);

regclk1;regclk2;reg[1:0]cnt1;reg[1:0]cnt2;

always@(posedgeclkornegedgerst_n)beginif(!rst_n)begincnt1<=2'd0;clk1<=1'b0;endelseif(cnt1==2'd2)begincnt1<=2'd0;endelseif((cnt1==2'd0)||(cnt1==2'd1))beginclk1<=~clk1;cnt1=cnt1+2'd1;endelse

cnt1=cnt1+2'd1;end

always@(negedgeclkornegedgerst_n)beginif(!rst_n)begincnt2<=2'd0;clk2<=1'b0;endelseif(cnt2==2'd2)begincnt2<=2'd0;endelseif((cnt2==2'd0)||(cnt2==2'd1))beginclk2<=~clk2;cnt2=cnt2+2'd1;

end

else

cnt2=cnt2+2'd1;end

assignclk_out=clk1|clk2;

endmodule

02任意小数分频

在实际设计中，可能会需要小数分频的办法的到时钟，如在38.88M的SDH同步系统中，对应STM-1的开销的提取，需要2.048M的时钟，无法通过整数分频得到，只能用小数分频。小数分频原理如下：设输入时钟频率f0，输出频率为fx，则即m为整数部分，n为小数部分。为了实现K分频，可以对f0进行a次m分频和b次m+1分频，则有整理后得由38.88M得到2.048M的时钟，带入上式可得到

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