基于Altera ASI IP核的ASI发送卡实现

基于AlteraASIIP核的ASI发送卡实现1.ASI接口的应用意义随着数字电视技术的迅速发展，在电视节目的制作设计方面己经有很大一部分实现了数字处理。在节目的传输方面，我们从卫星上己可以接收到多套数字压缩编码的节目。这种传输方式，不但保证了节目的高清晰质量，也大大降低了电视节目传输、发送、接收的成本。而大量的收发设备，采用的是ASI的接口标准，设计实现基于PC机和ASI接口标准的电视节目传输流的收发设备，在节目的制作、保存和重播等方面有大量的应用。随着广播电视数字化的开展，有线电视的数字化进程越来越快。数字化技术提高了广播电视节目的技术质量、节目质量，提供了广播电视和综合数据业务的多媒体服务手段，拓宽了广播电视业务。数字化以后的电视信号传输，采用MPEG-2视频编码标准，可以以4～5Mbit/s的带宽传送高清晰度的电视节目，噪声没有积累，大大提高了传输质量，有很广阔的应用前景。在目前的数字通信系统中，有两种MPEG-2接口标准：ASI异步串行接口和SPI同步并行接口。其中SPI接口一共有11位有用信号，每位信号差分成两路用来提高传输抗干扰性，在物理链接上用DB25传输。由于其处理简单且扩展性强，MPEG-2编解码器及视频测试设备的输入、输出一般都采用SPI接口。但是由于其连线多且复杂，所以SPI接口只能用于短距离传输。ASI(异步串行接口)只需要一根电缆就可实现270Mbit/s的透明传输,所以应用十分普遍。ASI接口具有高速、可靠、固定波特率和传输距离远等优点，而且连接简单成本低，可以广泛应用于各种高速点到点的传输，尤其是视频传输设备。2.ASI协议结构ASI可以有不同的数据接收速率，但是传输速率是恒定的，为270Mbit/s。因此ASI可以发送和接收不同速率的MPEG-2数据。ASI采用分层结构，分为三层：物理层、数据编码层和传送规则层。第零层是物理层。物理层定义了传输介质、驱动器和接收器以及传输速率。物理接口提供了LED驱动的多模光纤和同轴电缆。基本速率被定义为270Mbps。在同轴电缆的应用中，以随机及与数据有关的抖动和占空系数失真的传统方式，规定了允许抖动的最大值。第一层是数据编码层。采用DC平衡的8B/10B传输码。这种码把每一个8bit数据字节变换成具有下列特性的l0bit码字:游程长度等于或小于4bit;DC编制最小。这种码通过无效传输码点和“运行”的不等性来提供差错校验。作为超出对数据字节进行编码需要的额外码点，规定了专用字符。特别是逗号这个字符(在8B/10B传输码规则中定义为K28.5专用字符)，用来在DVB-ASI传输链路中建立字节对齐。在发送端对字节进行8B/10B编码，对出现的每一个8bit字节产生一个10bit的码字，使这些10bit码字通过以固定输出比特率270Mbps工作的并/串转换。如果并/串转换器请求输入一个新码字，但是数据源还没有准备好新码字，就应该插入同步字(或者称为逗号字符K28.5)。在传输数据的空余字段插入同步字符，可以使传输码子具有较强的抗扰，错误检测和在同步能力。第二层是传送规则层。ASI传输的第2层标准使用MPEG-2传输流包(TS)作为基本的信息单元。传输包可以通过3种方式传输:一种是以块状的连续字节传输，也就是说，在一个单独数据包的传输流中不用插入同步字节;第二种方式是以单独的字节方式传输，在这种方式中要插入同步字节;第三种方式是连续字节和同步字节相结合。此外，ASI的第二层协议规定，在每个传输包之前至少要有两个同步字(K28.5)。尽管数据包同步过程不是ASI传输协议定义的内容，MPEG-2传输包同步字节(47H)被包括到第2层的包定义中，这样接收设备就可以实现包同步。ASI接口的第2层定义使用MPEG-2传输流的语法，只是增加了在每个传输包前需要有至少两个K28.5同步字符这个额外要求。只要最初是同步的，8B/10B接收装置一般能够维持同步，不需要增加同步字符。但是当线路干扰等外界因素使同步丢失时，增加的同步字节可以使一个传输包重新同步。传输包结构应该遵循EN/ISO/IEC13818-1和ETS300429对传输流包的规定。包长度可以是188个字节或者204个字节。传输包可以通过两种方式出现在第2层。第一种每个TS包中的188字节是连续的，分为分组头部、调整字段和有效负载三个部分。其中调整字段是可选的，并不是所有的传送流分组中都出现调整字段。同步字符插在两个包中间，称为突发模式。用突发模式实现TS流的传输，具有动态分配的灵活性、可分级性、可扩展性、较强的抗千扰性等有点;第二种是同步字随机均匀的插在TS数据之间，称为非突发模式。3.设计实现3.1ASI发送卡硬件设计大部分ASI编码的实现，都是采用Cypress公司的CY7B923实现并行数据到串行数据的转换。CY7B923主要实现码字的8/10bit转换、插入同步字K28.5和并/串变换。ASI的传输速率恒定为270MHz，而输入MPEG-2TS码率是不同的，所以要用FIFO实现速率匹配，需要对输入的SPI数据、FIFO和CY7B923之间的通信进行逻辑控制。综合性能、价格和程序复杂度的考虑，本方案采用FPGA，用Verilog编程来实现它们之间的逻辑控制;采用Altera公司的ASIIP核，代替Cypress公司的CY7B923来实现ASI数据的编码。ASIIP核具有使用方便、成本低等优点。在ASI的编码过程中，只需将MPEG-2编码的TS码流的8位数据和一位TS码率传输时钟输入到FPGA中，本方案是PCI33M的时钟信号。因为在本方案中，TS格式为188个字节的突发模式发送数据，根据数据有效信号DVALID，FPGA检测这个信号来判断什么时间内是有效数据，来接收TS码流数据，而不用关心TS码流的同步头。FPGA将接收到的数据以TS码率时钟写入FIFO。当FIFO半满时，FPGA接收到FIFO的半满信号，然后FPGA给ASI核发出FIFO可读信号，ASI核以27Mbps读取FIFO中的数据;当FPGA计数到ASI核读取了一定数量的FIFO数据，FPGA则向ASIIP核发送FIFO不可读信号，防止FIFO读空。MPEG-2传输码率的并行最大速度为132Mbps，而读FIFO速率为27Mbps，因此FIFO会有溢出。因此在发送MPEG-2传输流时，有驱动程序控制一次发送数据的多少。考虑到延时，本方案在FPGA内部烧制了一个2K大小的异步FIFO。ASIIP核在FIFO中数据不可读时，向ASI码流中填充K28.5以维持270Mbps的固定传输速率。最后串行数据经过驱动就可用同轴电缆传送出去。本方案中，同步字K28.5的插入采用传输码流的单个字节前后不能都是K28.5同步字的方式。ASI发送卡的硬件实现框图如下：

该系统是基于ALTERA公司的FPGA芯片，CycloneⅡEP2C8Q208设计的。经过编码的并行数据流经过PCI总线送入异步FIFO。异步FIFO主要实现数据缓存和时钟匹配的作用。系统进行DMA操作，把数据送入板卡。FIFO将这些数据缓存，以避免数据丢失。又由于时钟有PCI33M的时钟信号和27M的ASI输入时钟信号。这就要求把这两个不同频率的时钟同步。FIFO在两个不同的时钟下工作，数据的输入和输出分别使用不同的时钟。这就实现了时钟的隔离和无缝连接。FIFO采用32位输入、8位输出,分别与PCI的数据宽度和ASIIP核的输入数据宽度相一致。ASIIP核实现8位数据到10位的编码。其中ASIIP核的参考时钟为27M，输出时钟是270M。采用外部锁相环，27MHz时钟频率有晶振产生，通过锁相环产生270M的时钟，用于ASI接口的数据输出。PE65508实现耦合和阻抗匹配，最终经BNC插头发送出去。3.2ASIIP核的生成ASI编码的实现采用Quartus6.1直接生成，进行仿真验证。ASI接口的生成。IP核首先需要安装，可以从Altera网站上下载。安装之后，打开Quartus6.1新建工程之后，点击tools菜单里面的Megawizardplug-inManeger，选择创建一个新的宏函数变量，按步骤一步步生成asi文件。可以选择器件和生成文件语言，分别选择CycloneⅡ和verilog语言。需要注意的是生成的文件名要与工程的顶层文件名相一致。选择Transmitter，这里作为发送接口。在ASI中根据所选器件速度的快慢，可以选择是否生成锁相环。这里采用外部锁相环，用于产生270MHz的输出频率。生成的ASI接口verilog部分代码如下：

该接口实现8位数据到10位数据的编码。在8位的MPEG-2数据从输入端输入，流入内部FIFO中。tx_data8位并行数据输入接口，实现数据编码，即把每个8位的数据变为10位的数据;然后串行器把10位并行数据转换为串行数据。asi_tx经编码后