FPGA设计与VHDL实现 课件 ch10 VHDL的TestBench仿真

FPGA设计与VHDL实现VHDL的TestBench仿真第十章英特尔FPGA中国创新中心系列丛书普通高等教育”十三五”规划教材01VHDL仿真概述EDA技术及其发展概述仿真(Simulation)也称为模拟，是对所设计电路的功能进行验证，设计者可以对整个系统或者各个模块进行仿真，即用计算机软件验证电路功能是否正确，各个部分的时序是否准确和符合要求。如果仿真时发现问题，可以随时修改，从而避免设计的错误。高级的仿真软件还可对设计的性能进行评估。越大规模的设计越需要进行仿真，否则设计的正确性无从得到验证，可以说仿真是VHDL数字电路设计不可或缺的重要部分。仿真分为功能仿真和时序仿真。1EDA技术及其发展概述1.功能仿真考虑信号时延特性的仿真，称为功能仿真，又叫前仿真。对千功能仿真而言，仿真器并不会考虑实际逻辑门和传输所造成的门延迟及传输延迟。取而代之的是，使用单一延迟的数学模型来粗略估计被测电路的逻辑行为，虽然如此无法获得精确的结果，但其所提供的信息已足够工程师用来针对电路功能的设计进行除错。为了能顺利完成仿真，还需要准备一份称之为测试平台的HDL描述文档，在这份文档中，必须尽可能细致地描述所有可能影响设计功能的输入信号组合，以便激发出错误的设计描述的位置。功能仿真的速度通常比较快。1EDA技术及其发展概述2.时序仿真时序仿真又称为后仿真，它是在选择了对应的FPGA器件并完成了布局布线后进行的包含时延特性的仿真。不同的FPGA器件，其内部时延是不一样的，不同的布局布线方案也会影响内部时延。因此，在设计实现之后进行时序仿真、评估设计性能是非常有必要的。有时功能仿真正确的，设计时序仿真却不一定正确，这说明设计的基本功能是可行的，但还需要调整一些影响时序的细节，使时序仿真也达到设计要求。在这个阶段，经过布线之后的电路，除了需要重复验证是否仍符合原始功能设计之外，还要考虑在实体的门延迟和连线延迟条件下，电路能否正常工作。此时，若有错误发生，将需要回到最原始的步骤：修改HDL设计描述，重新做次仿真的流程。时序仿真的耗时通常比功能仿真的耗时多。102VHDL测试平台EDA技术及其发展用VHDL描述仿真激励信号1.测试模块的实体描述在测试模块的实体中可以省略有关端口的描述。比如下面的一个实体描述，实体的名称为"test",实体中无端口信号列表，这也是测试模块实体描述的常用做法。1EDA技术及其发展用VHDL描述仿真激励信号2.用VHDL产生仿真激励信号例10.1产生一个复位信号，其波形如图10.2所示，从0时刻开始50ns后reset信号变为高电平，保持50ns后回到低电平。用ModelSim仿真得到的波形如图10.3所示。【例10.1】复位信号的产生程序。ENT工TYreset_signalISENDENTITY;ARCHITECTUREarchOFreset_signalISSIGNALreset:BIT;BEGINreset<='O','l'AFTER50ns,'0'AFTERlOOns;ENDarch；1EDA技术及其发展用TEXTIO进行仿真1.TEXTIO文件产生激励的方法TEXTIO是VHDL标准库STD中的个程序包(Package)。在该程序包中定义了3个类型CLINE、TEXT和SIDE)以及1个子类型(WIDTH)。此外，该包中还定义了一些访问文件所需的过程(Procedure)。TEXTIO提供了VHDL仿真时与磁盘文件的交互。2.输出错误信息在仿真的过程中可以对波形和逻辑关系进行检查，如果不满足设计的要求，应输出相应的错误信息，这有利于设计人员发现和排查错误。在VHDL中可使用ASSERT（断言）语句检查错误并输出错误信息。203ModelSimSE仿真实例EDA技术及其发展图形界面仿真方式通过Mode!SimSE的图形界面仿真，使用者不需要记忆命令语旬，所有流程都可通过鼠标单击窗口用交互的方式完成。1EDA技术及其发展命令行仿真方式用ModelSimSE命令行方式进行功能仿真操作：ModelSimSE还可以通过命令行的方式进行仿真。命令行方式为仿真提供了更多、更灵活的控制，其中所有的仿真命令都是Tel命令，把这些命令写入到＊do文件形成一个宏脚本，在ModelSimSE中执行此脚本，就可按照批处理的方式执行一次仿真，大大提高了仿真的效率，在设计者操作比较熟练时建议采用此种仿真方式。2EDA技术及其发展ModelSimSE时序仿真上面进行的是功能仿真，如果要进行时序仿真，必须先对设计文件指定芯片并编译（比如用Q