一种改进的流水线级运放共享电路设计

Word一种改进的流水线级运放共享电路设计

图1流水线级电路的交替（工作原理）

图2第i级开关电容的M（DAC）

OP共享的优点：降低功耗，节省（芯片）面积

由图1可知，当（pi）peline（ADC）正常工作时，各级流水线量化电路交替工作于采样和放大相。由图2所示的级电路的实现原理可以看出，采样相时，各级MDAC中的（运算放大器）并没有工作，它的输入、输出分别置于复位状态，因此可以考虑将运算放大器在毗邻的流水线级之间共享，这样运算放大器的数目会减少一半，可以有效地降低功耗，同时也节省了芯片面积。

图3传统的流水线级运放共享原理

OP共享的缺点：引入（信号）相关的采样误差图3是传统流水线级间运放共享的（电路原理）。从图中可以看到，首先，实现流水线级间运放的共享需要额外的开关，如图中的开关S1和S2，而开关的寄生（电容）Cp1和Cp2会成为一条潜在的（耦合）通路，使相邻的前后两级间发生串扰，从而引入信号相关的采样误差[28]。

如图中所示，当ФS为高电平时，流水线级Stage-B工作于放大状态，产生余量输出信号，流水线级Stage-A则工作于采样状态，此时任何的干扰信号，如前级电路的建立信号或是前级（比较器）电路的回踢噪声信号,通过寄生电容Cp1会出现在运放的求和节点，从而影响Stage-B的信号输出，同样地，当ФH为高电平时，流水线级Stage-A工作于放大状态，而Stage-B则工作于采样状态，此时任何的干扰信号，都会通过寄生电容Cp2出现在运放的求和节点，从而影响Stage-A的信号输出。

T型开关：改善耦合串扰，提升SNDR为了缓解这一问题，提高共享运放流水线级的建立精度，本文仔细分析了运放共享结构的时序，提出了一种改进的流水线级运放共享电路如图4所示。

图4改进的流水线级间运放共享电路

对比图3.11和图3.12所给出的电路原理可知，在图3.12中虚线框中的开关可以省去而不会影响电路的功能。事实上，移除冗余开关的同时，开关本身的导通电阻也被消除了，因而运放的输出建立时间也会加快，有利于高速应用。所提出运放共享结构的时序关系如下：当ФS为高电平时，运放用于流水线级Stage-B，此时Stage-B工作于保持状态，电容CF`跨接在运放的输入输出端，形成闭合的负反馈环路，采样电容CS1`、CS2`和CS3`根据sub-（AD）C的输出分别接在+Vref、0和−Vref端，执行减法和放大的操作，产生余量信号。同时，Stage-A工作于采样状态，电容CS1、CS2、CS3和CF的底板接在信号输入端。当ФH为高电平时，Stage-A和Stage-B的功能互换，此时运放用于Stage-A中。（时钟）ФSP和ФHP相对于时钟ФS和ФH提前关断构成底板采样，以抵消电荷注入与时钟馈通的影响。为了克服寄生电容所引入的耦合通道，在图4中阴影部分的开关，采用了衬偏效应抵消的T型（开关电路）。

如图中所示，T型开关电路由三个CMOS传输门(CMOS-TG)构成，其中管子M1和M2组成传输门T1，管子M5和M6组成传输门T2，管子M9和M10组成传输门T3。ФH和ФS是非交叠的时钟相。T1和T2由相同的时钟相控制，而T3由相反的时钟相控制，增加管子M3、M4、M7和M8是为了抵消pMOS的衬偏效应。当ФS为高电平时，T1和T2导通，T3关断，输入与输出端相连通，当ФH为高电平时，T1和T2关断，T3导通，此时，T3为输入相关的馈入干扰信号提供了一条连接至地的通路，有效降低了馈（通信）号对运放求和节点的影响，可以获得更为精确的余量输出信号。（仿真）结果表明，相较于传统的运放共享结构，改进的运放共享方案在SNDR上约有3.42dB的提高。

记忆效应1：OP高增益可缓解记忆效应在共享运放的流水线级中，运放始终处于工作状态，运放输入端的虚地节点不能复位，这会引入所谓记忆效应(MemoryEffects)的问题。共享于毗邻流水线级间的运算放大器在输入求和节点处存在寄生电容Cp，由于输入端的虚地节点不能复位，存储在虚地节点寄生电容中的电荷就会影响余量输出信号，这称为记忆效应。

由上式可以看出，记忆效应的确在输出中引入了误差量(上式第二项)。同时也可以看出，采用高增益的运放可以有效缓解这一误差量的影响。

记忆效应2：改进型OP结构可避免记忆效应一种双输入内建开关型OP可以解决记忆效应问题。如下图所示。P1有效时，MN1/