体硅cs结构中的锁效应分析

体硅cs结构中的锁效应分析

1发展中的锁效应由于nmos集成电路和双极端电路的高工作负载和高安装密度，cmos电路得到了迅速发展。CMOS集成电路具有功耗低、噪声容限大的优点,在给定的封装内可容纳更多的电路,目前CMOS集成电路的封装密度已达到了上亿只晶体管的程度,使它成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSI关键工艺的同时,隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应,则成为至关重要的问题。随着器件尺寸的不断缩小,这个问题更加突出。闩锁效应产生于体硅CMOS结构所固有的寄生双极型晶体管,这些晶体管会被许多方式所激活。而且,随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短,各种引起激活的因素将逐渐增强,在一定的条件下,这些被激活的晶体管将决定电路的性能,但是若采用适当的加工工艺和版图设计,CMOS芯片可工作在相对苛刻的条件下而不会出现闩锁现象。2横向偏置结锁行为在体硅CMOS结构中,CMOS工艺既要形成N沟MOS晶体管,又要形成P沟MOS晶体管,这就需要有N型和P型两种衬底材料。制作器件时,通常是将一种导电类型的硅园片作为原始衬底,例如P型衬底,然后在其上形成N型衬底(即N阱),再用离子注入的方法,在N阱上形成P沟MOS晶体管,以及在P型衬底上形成N沟MOS晶体管,如图1所示。不幸的是,这样做的结果不只是制作了两种MOS晶体管,同时也形成了由寄生双极晶体管构成的PNPN器件。首先,由P+源-漏区和N阱及P型衬底构成了纵向PNP双极型晶体管,当正向偏置时,任一P+源-漏区都可作为发射区,将空穴注入N阱基区。而N阱和衬底构成的反向偏置结,则收集那些未被复合的空穴。其次,由N+源-漏区和P型衬底及N阱构成了横向NPN双极型晶体管,在这种情况下,反向偏置的N阱可收集从N+源-漏区注入到衬底中的电子。图2是反相器的寄生双极晶体管的等效电路和反相器剖面迭加在一起的示意图。图中有两个纵向PNP晶体管和两个横向NPN晶体管。N阱既是每个纵向PNP管的基区,又是每个横向NPN管的集电区;同样,P型衬底既是横向NPN管的基区,又是每个纵向PNP管的集电区。在集电极-基极结和集电极接触之间,每个集电区都会产生电压降,它可以用一个集电极电阻来模拟。此外,若电阻上电压降超过零点几伏,则流经某集电极电阻的电流就能使极性相反的双极器件的发射极-基极结产生正向偏置。图3是N阱CMOS反相器的完整等效电路图。在正常情况下,该电路作为反相器工作,双极型部分可略去。但在一定条件下,双极型电路的作用可以支配整个电路的行为。特别是当双极型电路从正常的高阻态切换到低阻态时,电源就会经过低阻态通路直接接地。假如此时电源电流不受某种限制,则会产生不可逆转的变化。例如芯片的铝线被熔断。即使电源电流受到了限制,不会产生不可逆转的变化,但PNPN的低阻状态也会使电路功能发生错误。反相器的闩锁行为取决于其输出端的电压VOUT。当VOUT=VDD时,LT2可不予考虑,而VT1和VT2存在着重大区别。虽然VT1和VT2两个晶体管都能被足够大的旁路电流导通,但是进入VT2的发射极电流受到反相器PMOS负载管的限制;而VT1就不同了,它的发射极是直接连到VDD上的。与此类似,当VOUT=VSS时,VT2可不予考虑,LT2的发射极电流受到NMOS驱动管的限制。因此,若VT1和LT1组合起来,闩锁一旦发生,就可持续下去。为了弄清隐藏在闩锁行为后面的器件物理机理,建立起集总组件的等效电路,由上面的分析,可把图3简化为由VT1和LT1组成的四端PNPN结构。图4是这个四端PNPN结构的集总组件模型,它代表了CMOS电路闩锁问题的最敏感部分,可用它来测量和模拟闩锁行为。3双极型晶体的导通CMOS电路中的寄生双极型晶体管部分出现闩锁,必须满足以下几个条件:①电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1。即βN·βP>1在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。即αfns1+renRs+αfps1+repRw＞1αfns1+renRs+αfps1+repRw＞1②必须存在一种偏置条件,使两只双极型晶体管导通的时间足够长。以使通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说,双极管的导通都是由流过一个或两个发射极/基极旁路电阻的外部激发电流所引起的。③偏置电源和有关的电路,必须能够提供至少等于PNPN结构脱离阻塞态所需的开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。4低阻通路的发生①输入或输出节点的上冲或下冲的触发,使第一个双极型晶体管导通,然后再使第二个双极型晶体管导通。当流入寄生PNPN结构的总电流达到开关转换电流时,闩锁就发生。②当流过阱-衬底结的雪崩电流、光电流及位移电流,同时通过两个旁路电阻RW、RS时,旁路电阻较大的晶体管先导通。然而要使闩锁发生,第二个双极型晶体管必须导通。同时通过PNPN结构的总电流必须达到开关转换电流。③当出现穿通、场穿通时,低阻通路一般发生在电源和地线之间,或者发生在电源和衬底发生器之间。在源-漏发生雪崩击穿的情况下,低阻通路发生在电源和信号线之间,或者发生在信号线和衬底发生器之间。这些来源于穿通、场穿通或漏结雪崩的电流,一旦PNPN结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时,至少会发生瞬时闩锁,若总电流也能达到四极管结构开关转换电流,即闩锁将维持下去。5只双极管的设计和工艺过程体硅CMOS中的闩锁效应起因于寄生NPN和PNP双极晶体管形成的PNPN结构。若能使两只晶体管的小信号电流增益之和小于1,闩锁就可防止。一是将双极型晶体管的特性破坏掉,即通过改进CMOS制造工艺,用减少载流子运输或注入的方法来达到破坏双极型晶体管作用的目的,例如,掺金、中子辐射、形成基区阻碍电场以及形成肖特基源/漏势垒等。二是将两个双极型晶体管间的耦合去掉,即防止一只双极管导通另一只双极管,这可通过版图设计和工艺技术来实现。版图设计去耦技术包括:①通过少子保护环来收集少数载流子和阻止少子注入到相应的基级,使寄生晶体管的增益变小。②通过多子保护环来减小所有可能的发射区旁路电阻RW、RS,使寄生NPN和PNP双极晶体管的偏置电压减小,防止两个寄生双极管通导。③物理上把输入/输出PAD的N管与P管分隔开,即N管与P管分别放在PAD的两边。④P+保护环接地,N+保护环接正电源。⑤当电流在P阱和地之间流动时,N管的源区应沿着等电位线排列,即指状源区应垂直电流流动的主要方向,而不是平行于电流的方向。⑥沿着金属线长度方向,把N管源区短接到衬底,把P管源区短接到N阱,有助于防止这两种源区二极管变为正向偏置,因此减少了这些组件对闩锁的贡献。⑦N阱应通过N+硬连接到电源,因此注入电荷经低阻通路转移到VDD,N阱有相对高的薄层电阻,并且对电荷注入敏感。⑧N阱的N+与P管源区接触孔之间应保持最小间距,让附近寄生PNP晶体管基极-发射极结的少数载流子被收集,并且减少了RW。对于1μm工艺规则,建议每隔10～50μm有一个接触孔。⑨P衬底的P+与N管源区接触孔之间应保持最小间距,其结果是减少了附近寄生NPN晶体管基极-发射极结的少数载流子。对于1μm工艺规则,建议每隔10～50μm有一个接触孔。⑩加多条阱接触与衬底接触环。6双极晶体特性表2随着CMOS集成电路的飞速发展,CMOS集成电路的规模越来越大,芯片上的器件尺寸却越来越小,这也就减小了寄生双极晶体管的基区宽度,较小的基区宽度意味着有较大的双极晶体管增益,因而横向器件的作用将会大大增加。较小器件尺寸又会增加穿通和寄生管触发的机会。除此之外,在集成电路制造工艺中,许多集成电路产品的性能,例如DR