计算机硬件基础-6-存储器(对应教材第5章)课件

16存储器存储系统的层次结构半导体存储器和只读存储器主存储器、存储器的容量扩展虚拟存储器与高速缓冲存储器16存储器存储系统的层次结构26.1概述存储系统存储器的分类及主要技术指标26.1概述存储系统3微型机的存储系统将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来就构成存储系统。系统的存储速度接近较快的存储器，容量接近较大的存储器。3微型机的存储系统将两个或两个以上速度、容量和价格各不相同的4微型计算机系统高速缓冲存储系统主存储器高速缓冲存储器虚拟存储系统主存储器辅助存储器4微型计算机系统高速缓冲存储系统主存储器虚拟存储系统主存储器5存储器的分类按在系统中的地位分类高速缓冲存储器、主存储器（内存）、辅助存储器（外存）按存储介质分类半导体存储器、磁表面存储器、光存储器按读写性质分类随机存储器（RAM）、只读存储器（ROM）5存储器的分类按在系统中的地位分类66.2半导体存储器由能够表示“0”和“1”、具有记忆功能的一些物理器件组成。能存放一位二进制数的物理器件称为一个存储元。若干存储元构成一个存储单元。66.2半导体存储器由能够表示“0”和“1”、具有记忆功能76.2.1常用半导体存储器随机存取存储器（RAM）只读存储器（ROM）FLASH存储器（闪存）静态RAM动态RAM掩模ROM一次编程型ROM（PROM）可读写ROMEPROMEEROM76.2.1常用半导体存储器随机存取存储器（RAM）静态R6.2.2半导体存储器的基本结构存储矩阵地址译码器存储控制电路三态双向缓冲器6.2.2半导体存储器的基本结构存储矩阵96.2.3半导体随机存储器一、静态存储器SRAM存储元由双稳电路构成，存储信息稳定。96.2.3半导体随机存储器一、静态存储器SRAM10典型SRAM芯片了解：主要引脚功能工作时序与系统的连接使用10典型SRAM芯片了解：11SRAM6264芯片容量：8K×8芯片外部引线图11SRAM6264芯片容量：8K×8126264芯片与系统的连接D0~D7A0A12•••WEOECS1CS2•••A0A12MEMWMEMR译码电路高位地址信号D0~D7系统总线～6264•••+5V126264芯片与系统的连接D0~D7A0A12•••WEO13译码电路将输入的二进制（地址）编码变换为一个特定的输出信号，即： 将输入的高位地址信号通过变换，产生一个有效的输出信号，该信号选中某一个存储器芯片，使该存储器芯片进入工作状态。参与译码的高位地址信号决定了存储器的地址范围。13译码电路将输入的二进制（地址）编码变换为一个特定的输出信14译码方式全地址译码部分地址译码14译码方式全地址译码15全地址译码用全部的高位地址信号作为译码器的输入存储器芯片的每一个存储单元都具有唯一的内存地址，即存储单元与地址编号是一对一的关系。15全地址译码用全部的高位地址信号作为译码器的输入16全地址译码例A19A18A17A16A15A14A13&16264CS1全部高位地址信号（A19-A13）都作为译码器输入。低位地址信号（A12-A0）接到6264的地址引脚。6264的地址范围=？16全地址译码例A19A18A17A16A15A14A13&17部分地址译码用部分高位地址信号（而不是全部）作为译码器的输入存储器芯片的每一个存储单元具有多个内存地址，即存储单元与地址编号是一对多的关系。17部分地址译码用部分高位地址信号（而不是全部）作为译码器的18部分地址译码例A18不参加译码，从而使被选中芯片的每个单元都拥有两个地址。6264的地址范围＝？A19A17A16A15A14A13&16264CS118部分地址译码例A18不参加译码，从而使被选中芯片的每个单19应用举例将SRAM6264芯片与系统连接，使其地址范围为：38000H~39FFFH。使用74LS138译码器构成译码电路。19应用举例将SRAM6264芯片与系统连接，使其地址范围20应用举例D0~D7A0A12•••WEOECS1CS2•••A0A12MEMWMEMRD0~D7A19G1G2AG2BCBA&&A18A14A13A17A16A15+5VY0•••系统总线74LS138626420应用举例D0~D7A0A12•••WEOECS1CS2•21二、动态存储器DRAM

存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，故DRAM芯片需要定时刷新。21二、动态存储器DRAM刷新：最大刷新周期：DRAM全部刷新一遍所允许的最大时间间隔；刷新方式：集中式刷新分布式刷新异步刷新22刷新：2223典型DRAM芯片2164A2164A：64K×1bit采用行地址和列地址来确定一个单元；行列地址分时传送。共用一组地址信号线地址信号线的数量仅

为同等容量SRAM芯片的一半。01000100COLROW存储矩阵23典型DRAM芯片2164A2164A：64K×1bit0242164A的内部结构A0～A7存储矩阵256×256行地址锁存及译码列地址锁存及译码......列放大器...DoutDin控制电路RAS#CAS#WE#242164A的内部结构A0～A7存储矩阵行地址列地址锁存.25工作时序数据读出数据写入刷新，一次一行

25工作时序数据读出266.2.4

只读存储器（ROM）特点：可随机读取数据，但不能随机写入；掉电后信息不丢失266.2.4只读存储器（ROM）特点：27一、EPROM特点：可多次编程写入；掉电后内容不丢失；内容的擦除需用紫外线擦除器。27一、EPROM特点：28典型EPROM芯片27648K×8bit芯片，其引脚与SRAM6264完全兼容；地址信号：A0~A12数据信号：D0~D7输出信号：OE片选信号：CE编程脉冲输入：PGM28典型EPROM芯片27648K×8bit芯片，其引脚与S292764的工作方式数据读出编程写入擦除标准编程方式快速编程方式编程写入：每出现一个编程脉冲就写入一个字节数据292764的工作方式数据读出标准编程方式编程写入：30二、EEPROM特点：可在线编程写入；掉电后内容不丢失；电可擦除。30二、EEPROM特点：31工作方式数据读出编程写入擦除字节写入：每次写入一个字节自动页写入：每次写入一页（32字节）字节擦除：一次擦除一个字节片擦除：一次擦除整片31工作方式数据读出字节写入：每次写入一个字节字节擦32典型EEPROM芯片98C64A：容量8K×8；13根地址线（A0－A12）；8位数据线（D0－D7）；输出允许信号（OE）；写允许信号（WE）；选片信号（CE）；状态输出端（READY/BUSY）。32典型EEPROM芯片98C64A：33三、闪速存储器（Flash）特点：无需后备电源；可实现在线编程；编程写入及擦除速度快。33三、闪速存储器（Flash）特点：34典型Flash芯片28F040：容量：512K×8b控制方式：利用内部状态寄存器控制芯片的工作34典型Flash芯片28F040：35Flash的工作方式数据读出编程写入：擦除读单元内容读内部状态寄存器内容读芯片的厂家及器件标记数据写入，写软件保护字节擦除，块擦除，片擦除擦除挂起35Flash的工作方式数据读出读单元内容数据写入，写软件保6.3主存储器主存储器的基本组成与结构主存储器的主要技术指标主存储器的容量扩展6.3主存储器主存储器的基本组成与结构6.3.1主存储器的基本组成与结构存储体地址寄存器地址译码器电路读写电路数据寄存器控制线路6.3.1主存储器的基本组成与结构存储体6.3.2主存储器的主要技术指标存储容量最大存取时间存取周期功耗集成度6.3.2主存储器的主要技术指标存储容量396.3.3主存储器的容量扩展用多片存储芯片构成所需的内存容量，每个芯片在内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中。位扩展字扩展字位扩展396.3.3主存储器的容量扩展用多片存储芯片构成所需的内40存储器扩展技术存储器芯片的存储容量等于：

单元数×每单元的位数字节数字长40存储器扩展技术存储器芯片的存储容量等于：字节数字长41位扩展当存储器芯片的字长小于所需内存单元的字长时，则进行位扩展，使每个单元的字长满足要求。41位扩展当存储器芯片的字长小于所需内存单元的字长时，则进行42位扩展例用8片2164A（64K×1位DRAM）芯片构成64KB存储器。A0~A152164A2164A2164AD0~D7D0D1D7A0~A7…WE#RAS#CAS#行/列地址多路转换器地址选择A0~A7A0~A742位扩展例用8片2164A（64K×1位DRAM）芯片构43位扩展原则将每片的地址线、控制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。43位扩展原则将每片的地址线、控制线并联，数据线分别引出。44字扩展地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。例：书上图6.3244字扩展地址空间的扩展。芯片每个单元中的字长满足，但单元数45字位扩展根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为L×K，要构成容量为M×N的存储器，需要的芯片数为：（M/L）×（N/K）45字位扩展根据内存容量及芯片容量确定所需存储芯片数；466.4

虚拟存储器与高速缓冲存储器虚拟存储器的概念与虚拟存储器管理方式高速缓冲存储器逻辑结构与读写操作方式466.4虚拟存储器与高速缓冲存储器虚拟存储器的概念与虚拟6.4.1虚拟存储器虚拟存储器是在主存-辅存层次结构上的进一步发展和完善。它指的是基于主存-辅存的物理结构，由负责信息划分以及主存-辅存之间信息调动的辅助硬件和操作系统中的存储管理软件所组成的存储体系。6.4.1虚拟存储器虚拟存储器是在主存-辅存层次结构上的进虚拟存储器管理方式段式管理页式管理段页式管理虚拟存储器管理方式496.4.2高速缓冲存储器（Cache）由于CPU与主存之间在执行速度上存在较大的差异，为提高CPU的效率，并考虑到价格因素，基于程序的局部性原理，在CPU与主存之间增加的高速缓冲存储器——Cache技术496.4.2高速缓冲存储器（Cache）由于CPU与主存50Cache的工作原理CPUCache主存DB50Cache的工作原理CPUCache主存DB51Cache的命中率Cache与内存的空间比一般为：1

128CPU读取指令或数据时首先在Cache中找，若找到则“命中”，否则为“不命中”。命中率影响系统的平均存取速度系统的平均存取速度=

Cache存取速度×命中率+RAM存取速度×不命中率51Cache的命中率Cache与内存的空间比一般为：1152Cache的读写操作读操作写操作贯穿读出式旁路读出式直写式（写贯穿）缓存直写式回写式52Cache的读写操作读操作贯穿读出式直写式（写贯穿）53贯穿读出式CPU对主存的所有数据请求都首先送到Cache，