第二章微处理器的结构概述

第二章微处理器的结构概述第1页，课件共140页，创作于2023年2月本章教学安排一、教学目的和要求通过本章的学习要求对8086/8088的内部组成结构、寄存器结构与总线周期等内容应透彻理解和熟练掌握，对8086/8088的存储器组织、分段管理和物理地址与逻辑地址之间的相互关系及其变换能灵活应用。简单了解80386以上的高型号微处理器采用的新技术。第2页，课件共140页，创作于2023年2月二、教学内容和学时安排第1节8086/8088微处理机第2节8086/8088CPU存储器及I/O组织以上两节2个教学学时第3节80X86系列微处理器的技术发展第4节Pentium系列微处理器技术特点第5节Pentium系列微处理器及相关技术的发展第6节新一代64位微处理器——Itanium以上四节2个教学学时第6省略不作介绍第3页，课件共140页，创作于2023年2月三、教学重点8086/8088的微处理器内部结构以及寄存器组。8086/8088存储器组织实模式存储器寻址采用图表和板书重点讲解四、作业P66习题22.22.52.72.82.102.132.162.182.212.262.30第4页，课件共140页，创作于2023年2月第2章问题1、8086内部结构分哪两大部件，各自功能，此两部分如何协调工作。2、8086存储器为什么要分段管理，举例说明“段+偏移”机制。3、8086的寄存器结构。4、8086的内存如何组织和管理的。思考题：1、在8086CPU中如何实现并行处理的。2、8086CPU的设计思想第5页，课件共140页，创作于2023年2月第2章现代微处理器技术概述2.18086/8088微处理器简介2.28086/8088CPU的存储器2.3CISC与RISC技术2.480X86～Pentium系列微处理器技术概述2.580X86～Pentium系列微处理器程序设计模型2.6实模式存储器寻址2.7保护模式存储器寻址2.8内存分页第6页，课件共140页，创作于2023年2月2.18086/8088微处理器简介8086是Intel系列的16位微处理器，也是80x86系列微处理器的基础。它有16根数据线，可以处理8位或16位数据；有20根地址线，可以寻址1MB的存储单元和64KB的I／O端口。在推出8086之后不久，Intel公司还推出了准16位微处理器8088。8088的内部寄存器、运算器以及内部数据总线都是按16位设计的，只是其外部数据总线设计为8位。这样设计的目的主要是为了与Intel原有的8位外围接口芯片直接兼容。2.1.18086/8088CPU的内部组织结构2.1.28086/8088的寄存器结构2.1.3总线周期的概念返回第7页，课件共140页，创作于2023年2月2.1.18086/8088CPU的内部组织结构8086CPU的内部组成结构从功能上可分为两个独立的部分：总线接口单元BIU执行单元EU8088CPU内部 结构简介返回第8页，课件共140页，创作于2023年2月第9页，课件共140页，创作于2023年2月总线接口单元BIU总线接口单元BIU(BusInterfaceUnit)的功能是负责完成CPU与存储器或I／O端口之间的信息传送，即：负责从内存预取指令送到指令队列缓冲器；在CPU执行指令时，BIU要配合执行单元EU对指定的内存单元或者I/O端口存取数据。BIU内有4个16位段地址寄存器CS、DS、SS和ES，16位指令指针IP和内部暂存器，还有6字节指令队列缓冲器，20位地址加法器以及总线控制电路。返回第10页，课件共140页，创作于2023年2月BIU功能：从内存中取指令到指令预取队列负责与内存或输入/输出接口之间的数据传送在执行转移程序时，BIU使指令预取队列复位，从指定的新地址取指令，并立即传给执行单元执行。第11页，课件共140页，创作于2023年2月BIU的指令队列缓冲器用于存放预取的指令。8086的指令队列为6个字节，而8088的指令队列为4个字节。它们采用“先进先出”的原则，按顺序存放，并按顺序取到EU中去执行。

第12页，课件共140页，创作于2023年2月执行单元EU执行单元EU（ExecutionUnit）的功能只是负责执行指令；执行的指令从BIU的指令队列缓冲器中取得，执行指令的结果或执行指令所需要的数据，都由EU向BIU发出请求，再由BIU对存储器或I/O端口进行存取。EU由算术逻辑单元ALU、数据暂存寄存器、通用寄存器组、标志寄存器和EU控制电路组成。EU是控制、定时与状态逻辑电路，它不断接收从BIU中指令队列取来的指令，经过指令译码形成各种定时控制信号，对EU的各个部件实现特定的定时操作。数据在ALU中进行运算，运算结果的特征保留在标志寄存器FLAGS中。EU中所有的寄存器和数据通道(除队列总线为8位外)都是16位的宽度。返回第13页，课件共140页，创作于2023年2月EU的功能:功能指令的执行

从指令队列中取指令代码译码在ALU中完成数据的运算运算结果的特征保存在标志寄存器FLAGS中。第14页，课件共140页，创作于2023年2月指令预取队列的存在使EU和BIU两个部分可同时进行工作，从而提高了CPU的效率降低了对存储器存取速度的要求第15页，课件共140页，创作于2023年2月8088CPU内部结构简介8088CPU内部结构与8086的基本相似，只是8088的BIU中指令队列长度为4个字节；8088的BIU通过总线控制电路与外部交换数据的总线宽度是8位，总线控制电路与专用寄存器组之间的数据总线宽度也是8位。8088与8086在操作原理上是相同的。返回第16页，课件共140页，创作于2023年2月2.1.28086/8088的寄存器结构8086／8088的内部共有14个16位寄存器。寄存器按功能可分为3类：通用寄存器、段寄存器和标志寄存器和指令指针。返回第17页，课件共140页，创作于2023年2月通用寄存器

8086／8088的通用寄存器分为两组：数据寄存器指针寄存器和变址寄存器

返回第18页，课件共140页，创作于2023年2月段寄存器段寄存器是为实现“段加偏移”寻址机制而设置的。8086／8088CPU内设置了4个16位段寄存器，用这些段寄存器的内容作为16位的段地址，再由段寄存器左移4位形成20位的段起始地址，这样就有可能寻址1MB(220)存储空间并将其分成为若干个逻辑段，使每个逻辑段的长度为64KB（它由16位的偏移地址限定216）。返回第19页，课件共140页，创作于2023年2月段寄存器8086／8088的指令能直接访问4个段寄存器：代码段寄存器CS用来存放程序当前使用的代码段的段地址；堆栈段寄存器SS用来存放程序当前所使用的堆栈段的段地址；数据段寄存器DS用来存放程序当前使用的数据段的段地址；附加段寄存器ES用来存放程序当前使用的附加段的段地址。返回第20页，课件共140页，创作于2023年2月标志寄存器

8086／8088的16位标志寄存器FLAGS只用了其中的9位作标志位，即6个状态标志位，3个控制标志位。6个状态标志位用来反映算术或逻辑运算后结果的状态，以记录CPU的状态特征。CF进位标志PF奇偶性标志AF辅助进位标志ZF零标志SF符号标志OF溢出标志

返回第21页，课件共140页，创作于2023年2月标志寄存器3个控制标志用来控制CPU的操作，由程序设置或清除。DF方向标志IF中断允许标志TF跟踪（陷阱）标志返回第22页，课件共140页，创作于2023年2月2.1.3总线周期的概念对任何一个微处理器来说，为了从存储器中取得指令或者与之传送数据，都需要它的总线接口单元执行一个总线周期，以便在总线周期规定的时间内完成给定的操作。同时，在微机系统中，当选择一个存储器或I/O设备与微处理器接口之前，也必须了解系统总线的所谓时序，而这些时序也是以总线周期为基准来描述的。返回第23页，课件共140页，创作于2023年2月指令指针寄存器作用:IP用于寻址代码段存储区内的下一条指令(字节).它提供的是自动加1后的下一条指令(字节)的偏移地址.第24页，课件共140页，创作于2023年2月2.1.3总线周期的概念一个最基本的总线周期由4个时钟周期T1、T2、T3与T4组成。在T1状态在T2状态在T3状态TW状态在T4状态返回第25页，课件共140页，创作于2023年2月2.28086/8088CPU的存储器2.2.1存储器的组织2.2.2存储器的分类2.2.3物理地址和逻辑地址2.2.4堆栈返回第26页，课件共140页，创作于2023年2月2.2.1存储器的组织8086／8088有20条地址线，可寻址1MB的存储空间。存储器仍按字节组织，每个字节只有唯一的一个地址。若存放的信息是8位的字节，将按顺序存放；若存放的数为1个字时，则将字的低位字节放在低地址中；当存放的是双字形式(这种数一般作为指针)，其低位字是被寻址地址的偏移量；高位字是被寻址地址所在的段地址。如图2.6所示

对存放的字，其低位字节可以由奇数地址。存放，也可以由偶数地址开始存放；前者称为非规则存放，这样存放的字为非规则字，后者称为规则存放，这样存放的字称为规则字读写一个规则字，可以在一个总线周期完成，读写一个非规则字需要两次访问存储器中的两个偶数地址的字第27页，课件共140页，创作于2023年2月在8086／8088程序中，指令仅要求指出对某个 字节或字进行访问，而对存储器访问的方式不 必说明，无论执行哪种访问，都是由处理器自 动识别的。P47图2.7说明从存储器读写字节和字的情况第28页，课件共140页，创作于2023年2月第29页，课件共140页，创作于2023年2月存储器的组织（续1）8086的1MB存储空间实际上分为两个512KB的存储体，又称存储库，分别叫高位库和低位库。低位库与数据总线D7～D0相连，该库中每个地址均为偶数地址；高位库与数据总线D15～D8相连，该库中每个地址均为奇数地址。当A0＝0时，选择偶数地址的低位库；当BHE＝0时，选择奇数地址的高位库。利用A0和BHE这两个控制信号可以实现对两个库进行读／写（即16位数据），也可以单独对其中的一个库进行读／写。第30页，课件共140页，创作于2023年2月第31页，课件共140页，创作于2023年2月存储器的组织（续2）在8088系统中，可直接寻址的存储空间同样也为1MB，但其存储器的结构与8086有所不同，它的1MB存储空间同属一个单一的存储体，即存储体为1M×8位。它与总线之间的连接方式很简单，其20根地址线A19～A0与8根数据线分别同8088CPU的对应地址线与数据线相连。8088CPU每访问1次存储器只读／写1个字节信息，因此，在8088系统的存储器中不存在对准存放的概念，任何数据字都需要两次访问存储器才能完成读／写操作，故在8088系统中，程序运行速度比在8086系统中要慢些。返回第32页，课件共140页，创作于2023年2月2.2.2存储器的分段存储器的分段是一个重要的新概念。为什么要采用存储器分段管理呢？ 这是由于8086／8088CPU的指令指针IP和堆栈指针SP以及其他能提供偏移地址的寄存器都是16位，它们所能直接寻址的最大空间仅为64KB，而8086／8088有20根地址线，它允许寻址1MB大小的存储空间。显然，用16位寄存器是不能实现对20位地址线的存储空间进行寻址的。因此，为了能寻址1MB存储空间，就要对存储器实行分段管理，将1MB存储空间分为16段，每一段最大存储空间为64KB。第33页，课件共140页，创作于2023年2月在8086/8088系统中，1MB存储器空间被分为若干逻辑段，其实际存储器中段的位置如图2.9所示。存储器的分段（续1）第34页，课件共140页，创作于2023年2月存储器的分段（续1）每段的大小，可以从1个字节开始任意递增，直至最多可包含64KB长的连续存储单元。20位起始地址（即段基址）是一个能被16整除的数， 即最后4位为0。段和段之间可以是连续的、分开的、 部分重叠的、或完全重叠的。(指逻辑段)

1个程序所用的存储空间可以 为1个逻辑段，也可以为多个逻辑段。第35页，课件共140页，创作于2023年2月存储器的分段（续2）如何实现程序跨段存取信息？由于段地址存放在段寄存器CS、DS、SS和ES中，所以，程序可以从4个段寄存器给出的逻辑段中存取代码和数据。如果要从存储器另外的段而不是当前可寻址的段中存取信息，则程序必须首先改变相应的段寄存器的内容，将其设置成所要存取新段的段地址，然后才可以从当前的可寻址的段转到新段中去继续寻址。返回第36页，课件共140页，创作于2023年2月存储器的分段（续2）例：当前CPU在20000H~2FFFFH段内执行程序，若要跨越到40000H~4FFFFH段中运行，则程序必须先将CS的值由2000H改变为4000H。注意：段区的分配工作是由操作系统完成的，但是，系统允许程序员在必要时指定所需占用的内存区。第37页，课件共140页，创作于2023年2月2.2.3物理地址和逻辑地址物理地址是指CPU在对内存进行访问而实际寻址时所能直接使用的地址，对8086／8088来说是用20位二进制数或5位十六进制数表示的地址。逻辑地址是由程序和指令表示的一种地址，它包括两部分：段地址和偏移地址。对8086／8088来说，段地址和偏移地址都用无符号的16位二进制数或4位十六进制数来表示的。应当注意：一个物理地址可对应多个逻辑地址，如图2.10所示。第38页，课件共140页，创作于2023年2月第39页，课件共140页，创作于2023年2月物理地址和逻辑地址（续）段地址来源于4个段寄存器，偏移地址来源于IP和SP、BP、SI、DI。寻址时到底使用哪个寄存器或哪些寄存器的组合，BIU将根据执行操作的种类和所要取得的数据类型来确定。返回第40页，课件共140页，创作于2023年2月2.2.4堆栈8086／8088系统中的堆栈是用段定义语句在存储器中定义的一个堆栈段，和其他逻辑段一样，它可在1MB的存储空间中浮动。系统中具有的堆栈数目不受限制，一个栈的深度最大为64KB。堆栈由SS和SP来寻址。SS给定堆栈段的段地址，而SP给定当前栈顶，即指出从堆栈的段基址到栈顶的偏移量。为了加快堆栈操作的速度，堆栈操作均以字为单位进行操作。SP:存放的是距堆栈首(起始)地址的偏移地址.它决定栈的深度.第41页，课件共140页，创作于2023年2月8086系统的堆栈及其入栈、出栈操作若已知当前SS＝1050H，SP＝0008H，AX＝1234H。则入栈与出栈的具体操作过程如下：当执行PUSHAX指令时，将AX中的数据1234H压入堆栈，该数据所存入的地址单元将由原栈顶地址10508H减2后的栈顶地址10506H给定。当执行POPBX指令时， 将把当前堆栈中的数据1234H弹出并送到BX，栈顶地址由10506H加2变为10508H；在执行POPAX时，将把当前堆栈中的数据BBAAH送到BX，则栈顶地址由10508H加2变为1050AH。

当字入栈时,高字节放入SP-1寻址单元,低字节放入由SP-2的单元,然后SP-2;当字出栈,低8位从的单元弹出,高8位从SP+1寻址的单元弹出,然后SP+2返回第42页，课件共140页，创作于2023年2月8086系统的堆栈及其入栈、出栈操作第43页，课件共140页，创作于2023年2月8086/8088CPU特点采用并行流水线工作方式：

通过设置指令预取队列实现对内存空间实行分段管理：将内存分为4个段并设置地址段寄存器，以实现对1MB空间的寻址支持多处理器系统第44页，课件共140页，创作于2023年2月2.3CISC与RISC技术2.3.1CISC2.3.2RISC返回第45页，课件共140页，创作于2023年2月2.3.1CISCCISC是一种较早的微处理器设计流派，Intel80x86系列微处理器中的8086/8088、80286等，都是按此学派的理论设计的。CISC结构微处理器的设计特点是：“复杂指令”（Complexinstruction）多种类的内存参考方式（complexmemoryreferencemethods）微程序结构（microprogramming）返回第46页，课件共140页，创作于2023年2月2.3.2RISC(REDUCEDINSTRUCTIONSETCOMPUTER)RISC理论是从上世纪80年代开始逐渐发展成为一种微处理器体系结构。采用RISC结构的CPU称为RISCCPU。RISC的设计趋势有如下一些特点：（1）增加通用寄存器数量，以减少CPU对内存的访问；（2）缩短并统一指令长度，通常设计为32位的等长指令，以简化“取指”和“指令译码”电路和操作；（3）采用指令流水处理技术，这是RISC最重要的理论；（4）采用“装入/存储”的体系结构；（5）内置高性能的浮点运算部件，加快浮点处理速度。返回第47页，课件共140页，创作于2023年2月2.480x86～Pentium系列微处理器技术概述

2.4.180286微处理器2.4.280386微处理器2.4.380486微处理器2.4.4Pentium微处理器2.4.5PentiumⅡ微处理器2.4.6PentiumⅢ微处理器2.4.7Pentium4微处理器2.4.8新一代微处理器——Itanium（安腾）返回第48页，课件共140页，创作于2023年2月2.4.180286微处理器80286是超级16位微处理器（内存为16MB)。与8086/8088比较，它在结构上的主要改进就是实现了“一分为四”，即由执行单元EU、总线单元BU、指令单元IU与地址单元AU4部分组成，并首次引入了保护模式操作和虚拟存储的重要技术概念。（支持实地址模式和保护模式两种寻址）80286的主要特点是在保护模式下，增强了对存储器的管理以及对地址空间的分段保护功能。80286是按多任务特性设计的，但是，它在实际运行时却没有很好地实现多任务处理特性，尤其是当它在实模式下运行DOS程序时，常常会导致DOS程序运行失败。这促使设计人员很快推出了性能更加优良的80386微处理器。返回第49页，课件共140页，创作于2023年2月2.4.280386微处理器1.80386微处理器的主要特点2.80386的体系结构返回第50页，课件共140页，创作于2023年2月80386微处理器的主要特点（1）80386是第一个采用全32位体系结构的微处理器，其地址总线和数据总线都是32位，故在实模式下能寻址232字节（即４KMB或4GB）的物理存储空间，并具有自动切换数据总线宽度的功能。它为外设也提供了32位外部总线接口，其最大数据传输率为32M/s。虚拟地址空间246（64TB）（2）在功能结构上由6个逻辑单元组成，它们按流水线方式工作，运行速度可达到4MIPS。（3）在片内集成了存储器管理单元MMU，可支持分段与分页两级管理，易于实现虚拟存储系统。返回第51页，课件共140页，创作于2023年2月（4）引入了多任务、任务切换概念，一条指令可以完成任务转换。（5）引入了4级特权机制，0、1和2级用于操作系统程序，3级用于用户程序。（6）除特权级检查外，每条指令执行期间，80386还要进行类型、内存越限等保护特性检查。（7）硬件支持DEBUG功能，并可设置数据断点和ROM断点。（8）有一个协处理器（80387）第52页，课件共140页，创作于2023年2月80386的体系结构由6个单元所组成：总线接口单元、指令预取单元、指令译码单元、执行单元、控制单元、存储器管理单元MMU

返回第53页，课件共140页，创作于2023年2月总线接口单元、指令预取单元总线接口单元是80386和外界之间的高速接口，通过数据总线、地址总线和控制总线负责与外部联系，包括访问存储器和访问I/O端口以及完成其他的功能。指令预取单元是一个16字节的指令预取队列寄存器。一般，指令预取队列大约可以存放5条指令。 指令译码单元对预取的指令代码译码后，送入已译码的指令队列中等待执行单元执行。指令译码单元中除了指令译码器之外，还有译码指令队列，此队列能容纳3条已经译码的指令。返回第54页，课件共140页，创作于2023年2月指令译码单元指令译码单元中除了指令译码器之外，还有译码指令队列，此队列能容纳3条已经译码的指令。只要译码指令队列中还有剩余的字节空闲，译码单元就会从预取队列中取出下一条指令去译码。返回第55页，课件共140页，创作于2023年2月执行单元

执行单元主要包括32位算术逻辑运算单元ALU，8个既可用于数据操作、又可用于计算地址的32位通用寄存器组，一个64位的移位器和乘/除硬件。

返回第56页，课件共140页，创作于2023年2月控制单元在控制单元中包含两个控制与保护测试两个部分。前者用于实现有效地址的计算、乘除法的加速功能；后者用于检验指令在执行中是否符合相关的存储器分段规则。返回第57页，课件共140页，创作于2023年2月存储器管理部件（MMU）80386的存储器管理部件（MMU）由分段部件和分页部件两部分组成，它们的功能是实现存储器的段、页式管理。在实现段、页式管理的过程中，80386通过两个转换阶段，就能将虚拟地址最终转换为物理地址。

分段部件通过提供一个额外的寻址器件对程序员编程时所涉及的逻辑地址空间进行管理，并且把由指令指定的逻辑地址变换成线性地址。

分页部件提供了对物理地址空间的管理，它的功能是把由分段部件或者由指令译码部件所产生的线性地址再换算成物理地址，并实现程序的重定位。返回第58页，课件共140页，创作于2023年2月2.4.380486微处理器

80486是在80386基础上改进的第二代32位微处理器。80486的主要结构与性能特点：（1）80486是第一个采用RISC（reducedinstructionsetcomputer，缩减指令系统计算机）技术的86系列微处理器。它一方面在80386内部原有的6个功能单元基础上增加了高速缓冲单元和浮点运算单元两部分，以提高流水作业效率；另一方面，又通过减少不规则的控制部分，缩短了指令的执行周期，并将有关基本指令的微代码控制改为硬件逻辑直接控制，缩短了指令的译码时间，使得微处理器的处理速度达到12条指令／时钟，从而，有效地解决了CPU和存储器之间的I/O瓶颈问题。第59页，课件共140页，创作于2023年2月（2）80486在CPU内部增设了8KB的高速缓存（cache），它用于对频繁访问的指令和数据实现快速的混合存放，使高速缓存系统能截取80486对内存的访问。第60页，课件共140页，创作于2023年2月（3）80486芯片内包含有与片外80387功能完全兼容且功能又有扩充的片内80387协处理器（浮点运算单元FPU）。（4）80486采用了猝发式总线（BURSTBUS）的总线技术，有效地提高了CPU与存储器之间的数据交换速度。（5）从程序人员看，80486与80386的体系结构几乎一样。80486CPU与Intel现已提供的x86系列微处理器在目标代码一级完全保持了向上的兼容性。（6）80486CPU支持多处理器系统。

80486的主要结构与性能特点（续）返回第61页，课件共140页，创作于2023年2月80486具有80386的所有功能，如硬件支持页式存储管理，段式存储管理，DEBUG功能、自测试功能、3种工作模式、4级特权级、多任务、流水线指令执行方式和32位的整数算术逻辑运算等等。此外，还具有很强的抑制病毒感染的能力第62页，课件共140页，创作于2023年2月2.4.4Pentium微处理器Pentium简称为P5或80586，也称为奔腾。由于采用了亚微米级的CMOS技术进行CPU设计，使Pentium芯片的集成度达到310万个晶体管/片，并使原来被置于片外的单元（如数学协处理器和cache等）可以集成到CPU芯片内，因而能显著提高处理速度。此外，Pentium还采用了特殊CAD方法设计的多级金属夹层技术。Pentium微处理器概述Pentium体系结构示意图Pentium的体系结构Pentium体系结构中的新技术特点返回第63页，课件共140页，创作于2023年2月

由于Pentium采用了亚微米级的 CMOS技术进行CPU设计，使芯片的 集成度达到310万个晶体管/片，并使 原来被置于片外的单元如数学协处理 器和cache等可以集成到CPU芯片内， 因而能显著提高处理速度。此外， Pentium还采用了特殊CAD方法设计 的多级金属夹层技术。虽然Pentium采 用了许多新的设计方法，但仍与过去 80x86系列CPU兼容。Pentium微处理器概述返回第64页，课件共140页，创作于2023年2月Pentium体系结构示意图返回第65页，课件共140页，创作于2023年2月Pentium的体系结构Pentium外部有64位的数据总线以及36的地址总线；Pentium内部有两条指令流水线（“U”、“V”流水线）。U、V流水线都可以执行整数指令，但只有“U”流水线才能执行浮点指令，而在“V”流水线中只可以执行一条异常的FXCH浮点指令。Pentium有两个独立的超高速缓存（指令超高速缓存和数据超高速缓存）。数据超高速缓存有两个端口，分别用于两条流水线。它有一个专用的转换后援缓冲器（TLB），用来把线性地址转换成数据超高速缓存所用的物理地址。控制ROM含有控制实现P5体系结构所必须执行的运算顺序和微代码。控制ROM单元直接控制两条流水线。返回第66页，课件共140页，创作于2023年2月Pentium体系结构中的新技术特点

超标量流水线独立的指令cache和数据cache重新设计的浮点单元分支预测返回第67页，课件共140页，创作于2023年2月2.4.5PentiumⅡ微处理器

PentiumⅡ是把多能奔腾的MMX技术加入高能奔腾PentiumPro后的改进型产品，在核心结构上同PentiumPro并没有什么变化。采用了一种称之为双独立总线（DualIndependentBus或DIB）结构（即二级高速缓存总线和处理器-主内存系统总线）的技术。这种结构使微机的总体性能比单总线结构的处理器提高了两倍。双独立总线架构还支持66MHz的系统存储总线在速度提升方面的发展。

返回第68页，课件共140页，创作于2023年2月高带宽总线技术和高处理性能是PⅡ处理器的两个重要特点。同时，它还保留了原有PentiumPro处理器优秀的32位性能，并融合了MMX技术。由于PⅡ增 加了加速MMX指令的功能和对16位代码优化 的特性，使得它能够同时处理两条MMX指令。

第69页，课件共140页，创作于2023年2月2.4.6PentiumⅢ（PⅢ，奔腾Ⅲ）Intel公司于1999年推出PentiumⅢ微处理器芯片，共有3个系列15种产品，包括：500MHz/450MHz/400MHz的MobilePentiumⅢ；733MHz/700MHz/667MHz/650MHz/600MHz//550MHz/533MHz/500MHz的PentiumⅢ；733MHz/667MHz/600MHz的PentiumⅢXeon。以上3个系列产品采用了100MHz和133MHz的FSB总线，可与RambusDRAM对应的820、810E、440BX、440ZX等芯片组配套使用。第70页，课件共140页，创作于2023年2月另外，主要用于服务器的RambusDRAM对应840芯片组也同时被推出。上述PentiumⅢ芯片均嵌入了256KB的快闪存储器，其中，550MHz和500MHz的PentiumⅢ芯片采用了PC－PGA(FlipChipGridArray)的新型封装技术。第71页，课件共140页，创作于2023年2月PentiumⅢ（续1）

PⅢ仍采用了同PⅡ一样的P6内核，制造工艺为0.25μm或0.18μm的CMOS技术，有950万个晶体管，主频从450MHz和500MHz开始，最高达850MHz以上。PⅢ处理器具有片内32KB非锁定一级高速缓存和512KB非锁定二级高速缓存，可访问4GB~64GB内存（双处理器）。为了进一步提高CPU处理数据的功能，PⅢ增加了被称为SSE的新指令集。第72页，课件共140页，创作于2023年2月PentiumⅢ（续2）PⅢ的应用领域十分广阔，特别是在多媒体与因特网技术应用方面，更有其突出的优势。例如，PⅢ对三维图形处理、语音处理、图片处理的速度和质量大大提高，它可以在互联网上为用户提供更为直观和生动的三维搜索界面，而且还可以用语音来控制，因为它有很强的语音识别能力；由文本和静态图片构成的网页可以变成动画、三维、文字、影像和音频合成效果的网页，因为PⅢ处理器可以快速地进行数据压缩和解压缩以及图形生成；网上购物可以实现逼真的三维商品模型；网上教育内容将更加丰富；视频点播会由单向播放变成真正的交互式。返回第73页，课件共140页，创作于2023年2月2.4.7Pentium4微处理器P4的发展P4内部的主要部件P4内部的基本执行环境P4的相关技术返回第74页，课件共140页，创作于2023年2月P4的发展

2000年6月Intel开始推出Pentium4（简称P4或奔腾4），并于同年的8月和12月又发布了两个基本的版本。2001年至2002年，又推出了P4Nrthwood和基于超线程技术的P4等新的P4系列CPU。已推出的P4的主频分别为1.30、1.40、1.50、1.60、1.70和1.80GHz等，至2004年，推出了3.66GHz的P4版本。最新P4芯片的核心面积为146mm2，内含 5500万个晶体管，采用0.13µm工艺制造。 其外形封装见右图。

返回第75页，课件共140页，创作于2023年2月P4内部的主要部件 BTB

μOP

ALU

AGU

返回第76页，课件共140页，创作于2023年2月BTB、µOPBTB（branchtargetbuffer）为分支目标缓冲区，用来存放所预测分支的所有可能的目标地址。µOP，微操作（micro-operation）。它是指微处理器的执行部件能直接接受和执行的一种由微指令所赋予的操作。一条指令可分解为一系列的微指令，它与x86的变长指令集不同，其长度是固定的，因此，很容易在执行流水线中进行处理。在现代超标量微处理器中，微指令存放在内部的一个“微码存储器”（microcodeROM）中。返回第77页，课件共140页，创作于2023年2月ALU、AGUALU（算术逻辑单元），即整数运算单元。一般的加、减、乘、除以及逻辑运算和移位运算等指令都是在算术逻辑单元中完成的，它们占了程序中的绝大多数指令，所以，ALU的运算性能对整个系统的性能影响很大。AGU，地址生成单元（addressgenerationunit）。它负责生成执行指令时所需的寻址地址。由于程序在进行数组操作时，通常采用间接寻址并由AGU来产生，所以它处于持续的忙碌状态。返回第78页，课件共140页，创作于2023年2月P4内部的基本执行环境

P4内部的基本执行环境包括以下可使用的一些主要资源：地址空间：任何程序或任务可访问的最大线性地址空间为4GB，最大物理地址空间为64GB。基本的程序执行寄存器：包括8个通用寄存器、6个段寄存器、1个32位的标志寄存器和1个32位的指令寄存器。x87FPU寄存器：包括8个80位的浮点数据寄存器以及控制寄存器、状态寄存器、FPU指令指针与操作数指针寄存器等。MMX寄存器：8个MMX寄存器用于执行单指令多数据（SIMD）操作。SSE和SSE2寄存器：8个XMM寄存器和1个MSCSR寄存器支持128位紧缩的单精度浮点数、双精度浮点数以及128位紧缩的字节、字、双字、四字整型数的SIMD操作。此外，P4还继承了IA-32结构中的系统寄存器和数据结构，其存储器管理与80386基本相同，也采用了分段与分页两级管理。返回第79页，课件共140页，创作于2023年2月P4的相关技术

快速执行引擎（RapidExecutionEngine）及双倍算术逻辑单元架构(DoublePumpedALU)四倍爆发式总线（QuadPumpedBus）SSE2指令集指令跟踪缓存（Tracecache）返回第80页，课件共140页，创作于2023年2月2.4.8新一代微处理器——Itanium（安腾）

Itanium是Intel新一代64位CPU系列中的创新产品，它使用了EPIC（ExplicitlyParallelInstructionComputing——完全并行指令计算的缩写）指令组和内部结构，其应用目标是高端服务器和工作站。Itanium采用了最先进的CPU设计，具有前所未有的并行处理机制，因此实现了众多的新功能。Itanium的主要特点：64位的寻址空间，EPIC结构，大规模的并行执行内核，很强的预测能力，可更迭的寄存器组，大容量的高速缓存，灵活的系统配置，高速的总线结构和充足的命令执行单元等。第81页，课件共140页，创作于2023年2月Itanium产品简介安腾有2代产品，即安腾1与安腾2。安腾1的某些性能还不如32位的P4。安腾除了面临来自IBM、Sun等64位CPU市场的竞争外，AMD的64位Opteron也以更出色的性能和兼容性对它构成严重威胁。于是，Intel经过1年多的努力很快又推出了安腾2。与安腾1相比，导入了Alpha先进技术的安腾2在性能表现上有了不小的进步，在目前的64位微处理器中算是名列前茅。据Intel公布的数据：基于安腾2处理器的服务器和工作站的性能是目前基于安腾1处理器系统的1.5到2倍；在运行关键企业级应用方面，Intel甚至认为它的性能还远远超过基于RISC系统的CPU。此外，安腾2处理器有良好的兼容性，为第一代安腾处理器而编译的软件，无需重新编译即可将大多数应用的性能提升50%到100%。第82页，课件共140页，创作于2023年2月下一代Itanium的简介鉴于微处理器市场的激烈竞争，Intel将继续努力保持其领先地位，它已准备在下一代安腾产品“Madison”(开发代号)中导入0.13微米制造工艺，集成6MB三级缓存，“Madison”的接班产品“Montecito”则将采用0.09微米制造工艺，可集成12MB三级缓存。通过导入这些先进制造工艺的举措，新款安腾的性能会进一步完善，而其能耗也将不断降低。返回第83页，课件共140页，创作于2023年2月2.580x86～Pentium系列微处理器的程序设计模型

概述2.5.1通用寄存器（或多功能寄存器）2.5.2专用寄存器返回第84页，课件共140页，创作于2023年2月80x86～Pentium系列微处理器的程序设计模型概述程序设计模型是程序员编程时所需要的计算机模型。80x86～Pentium系列微处理器的程序设计模型，主要包括程序设计者在编程时能够使用到的CPU内部可见寄存器。8086／8088和80286包含16位内部结构，它 们在使用寄存器时，只能用到其中的16位和 8位寄存器那一部分。80386、80486、Pentium系列微处理器包括全部的32位内部 结构，它们可使用8、16、32位寄存器。在80x86微处理器内部的程序可见寄存器集 中，按功能的不同可分为两组：一组是通 用寄存器；另一组是专用寄存器。返回第85页，课件共140页，创作于2023年2月第86页，课件共140页，创作于2023年2月2.5.1通用寄存器（或多功能寄存器）

通用寄存器又可分为数据寄存器和指针寄存器与变址寄存器两组。数据寄存器：在寄存器集中，有4个32位数据寄存器EAX、EBX、ECX、EDX。每个寄存器都可以作为32位寄存器（EAX、EBX、ECX、EDX）、16位寄存器（AX、BX、CX、DX）或8位寄存器（AH、AL、BH、BL、CH、CL、DH、DL）来使用。指针寄存器和变址寄存器：指针寄存器包括ESP(堆栈指针或简称为栈指针)与EBP（堆栈基址指针或简称为基指针）；变址寄存器包括ESI（源变址）和EDI（目标变址）。返回第87页，课件共140页，创作于2023年2月2.5.2专用寄存器

专用寄存器包括：两个专用的指针寄存器EIP与EFLAGS段寄存器CS、DS、ES、SS、FS和GS。返回第88页，课件共140页，创作于2023年2月EIP（指令指针）EIP（指令指针）：EIP是32位的指令指针寄存器，它用于寻址存储器的代码段内当前指令的下一条指令。当微处理器工作在实模式下时，这个寄存器只使用其低16位的IP；当80386及更高型号的微处理器工作于保护模式下时，则使用32位的EIP。注意：在通常情况下，指令指针指向程序的下一条指令；但在执行跳转指令或调用指令时，指令指针也可以被修改。返回第89页，课件共140页，创作于2023年2月EFLAGS（标志寄存器）

EFLAGS（标志寄存器）：EFLAGS用于指示微处理器的状态并控制它的操作。从8086/8088到Pentium4微处理器是向上兼容的。8086~80286包含16位的标志寄存器FLAG，80386及更高型号的微处理器包含扩展的32位标志寄存器EFLAG。有9个标志位即CF（进位标志）、PF（奇偶标志）、AF辅助进位标志、ZF（零标志）、SF符号标志、OF（溢出标志）、TF（跟踪或陷阱标志）、IF（中断允许标志）、DF（方向标志）。在80286中新增了IOPL和NT两个标志；在80386中新增了RF和VM两个标志；在80486～P4中分别新增了AC以及VIF、VIP与ID标志；返回第90页，课件共140页，创作于2023年2月2.6实模式存储器寻址

概述2.6.1段和偏移2.6.2默认段寄存器和偏移寄存器2.6.3“段加偏移”寻址机制允许重定位返回第91页，课件共140页，创作于2023年2月实模式实模式是指微处理器只能对物理存储器（或实际存储器）的1MB空间进行访问的寻址方式，即它只允许微处理器寻址第一个1MB存储器空间，即使是Pentium4微处理器包括了更多的物理存储器空间也是如此。注意，第一个1MB存储器称为实模式存储器或常规内存。DOS操作系统就要求微处理器工作于实模式。8086／8088只能工作于实模式，而80286及其以上的微处理器既可以工作于实模式，又可以工作于保护模式。当80286及更高型号的微处理器按实模式操作时，允许原来为8086/8088（只包含1MB存储器）设计的应用软件不用修改就可以直接在这些微处理器上运行。软件的向上兼容性是Intel系列微处理器不断成功的重要原因之一。在任何情况下，当计算机每次加电或复位后，微处理器都将默认（或缺省）地以实模式开始工作。返回第92页，课件共140页，创作于2023年2月2.6.1段和偏移实模式寻址存储器的机制是“段加偏移”。这里，段是指由16位段寄存器所指定的20位段基地址，偏移是指由指令直接给定或由寄存器与位移量计算的偏移地址，因此，实模式存储单元的地址都是由段基地址加偏移地址组成的。装入段寄存器内的16段地址可定义任何64KB存储器段的20位段基地址（起始地址）；偏移地址用于在64KB存储器段内选择任何一个地址单元。第93页，课件共140页，创作于2023年2月第94页，课件共140页，创作于2023年2月段和偏移（续1）实模式下的16位段地址存放于16位的段寄存器CS、DS、SS和ES中。所以，对于当前运行的程序来说，它可以从由4个段寄存器给出的逻辑段中提取代码和存取数据。若程序要从另外的段而不是当前可寻址的段中存取信息，则它必须首先要改变对应的段寄存器的内容，将其设置成所要存取的那个段的段地址。例：假定段地址为2000H，偏移地址为3000H，则微处理器将寻址存储单元23000H。有时，将段地址和偏移地址的组合写成另一种形式，如上例中的段加偏移就可以写成为2000:3000，它表示段地址为2000H，偏移地址为3000H。

第95页，课件共140页，创作于2023年2月2.6.2默认段寄存器和偏移寄存器

微处理器中有多个段寄存器以及多个可用于存放偏移地址分量的寄存器，为了使“段加偏移”有一定的规律性，设计者对微处理器在访问某个段时该使用哪个相应的段寄存器和偏移寄存器来分别存放段地址和偏移地址制定了一套规则。该规则定义了各种寻址方式中段地址寄存器和偏移地址寄存器的组合方式（实模式和保护模式均适用）。代码段寄存器总是和指令指针组合用于寻址代码段中程序的下一条指令。这种组合是CS:IP还是CS:EIP取决于微处理器是处理16位指令还是处理32位指令。在寻址堆栈段时是另一种默认的组合。其组合形式为SS:SP(SS:ESP)或SS:BP(SS:EBP)。第96页，课件共140页，创作于2023年2月默认段寄存器和偏移寄存器(续)有关Intel微处理器默认段寄存器和偏移寄存器的约定规则，参见下表。返回第97页，课件共140页，创作于2023年2月2.6.3“段加偏移”寻址机制允许重定位

“段加偏移”寻址机制允许重定位（或再定位）是一种重要的特性。重定位定义：指一个完整的程序块或数据块可以在存储器所允许的空间内任意浮动并定位到一个新的可寻址的区域。第98页，课件共140页，创作于2023年2月“段加偏移”为什么允许重定义？在8086以前的8位微处理器中是没有这种特性的，而从8086引入分段概念之后，由于段寄存器中的段地址可以由程序来重新设置，所以，在偏移地址不变的情况下，就可以将整个存储器段移动到存储器的任何区域而不会改变程序块或数据块的结构。第99页，课件共140页，创作于2023年2月“段加偏移”寻址机制允许重定位（续）重定位的优越性：原来为在实模式下运行所编写的程序，在系统转换为保护模式时也可以运行：由于“段加偏移”的寻址机制允许程序和数据不需要做任何修改，就能使它们重定位，这就给各种通用计算机系统在运行同一软件和数据时能够保持兼容性带来很大的方便。

返回第100页，课件共140页，创作于2023年2月例：有一条指令位于距存储器中某段首（即段基地址）100H个字节的位置，其偏移地址就是100H。当程序移到新的存储区，偏移地址仍指向距新的段首100H个字节的位置。只是这时段寄存器的内容必须重新设置为程序所在的新存储段的起始地址。如果计算机系统没有重定位的特性，当一个程序在移动之前，就必须大范围地重写或更改，或者要为不同配置的计算机系统设计许多程序文本，这不仅需要花费大量的时间，还可能会引起程序出错。第101页，课件共140页，创作于2023年2月指令队列缓冲器BIU的指令队列缓冲器用于存放预取的指令。8086的指令队列为6个字节，而8088的指令队列为4个字节。不管是8086还是8088，都会在执行指令的同时，从内存中取下面1条或几条指令，取来的指令就依次放在指令队列中。它们采用“先进先出”的原则，按顺序存放，并按顺序取到EU中去执行。由于有指令队列缓冲器，使BIU与EU可以分开并独立工作。16位CPU这种指令预取与指令执行的并行重叠操作，提高了总线的信息传输效率和整个系统的执行速度。返回第102页，课件共140页，创作于2023年2月地址加法器8086/8088的地址加法器用于产生20位的物理地址。计算物理地址的具体做法：各段寄存器中分别用来存放16位段地址。当由指令指针IP提供或由执行单元EU按寻址方式计算出寻址单元的16位偏移地址(也称为偏移量)后，再与左移4位后的段寄存器的内容相加，则最终形成一个20位的物理地址(即寻址内存的实际地址)。返回第103页，课件共140页，创作于2023年2月第104页，课件共140页，创作于2023年2月地址加法器从8086/8088微处理器开始，这种利用段基地址加偏移地址来计算物理地址的方法，称为“段加偏移”的寻址机制。例如，CPU要形成某个指令代码的物理地址，就要将IP的值与代码段寄存器CS左移4位后的内容相加。假设CS＝2000H，IP＝0618H，此时指令的物理地址为20618H。第105页，课件共140页，创作于2023年2月8086/8088的寄存器结构框图返回第106页，课件共140页，创作于2023年2月数据寄存器执行单元EU中有4个16位数据寄存器AX、BX、CX和DX。每个数据寄存器分为高字节H和低字节L，它们均可作为8位数据寄存器独立寻址，独立使用。在多数情况下，这些数据寄存器是用在算术运算或逻辑运算指令中，用来进行算术逻辑运算。在有些指令中，它们则有特定的用途。返回第107页，课件共140页，创作于2023年2月数据寄存器第108页，课件共140页，创作于2023年2月指针寄存器和变址寄存器

指针寄存器是指堆栈指针寄存器SP和堆栈基址指针寄存器BP，简称为P组。指针寄存器SP和BP都用来指示存取位于当前堆栈段中的数据所在的地址。堆栈指针SP给出入栈(PUSH)和出栈(POP)指令的栈顶偏移地址；基址指针BP是存放位于堆栈段中一个数据区基地址的偏移地址。返回第109页，课件共140页，创作于2023年2月指针寄存器和变址寄存器变址寄存器是指源变址寄存器SI和目的变址寄存器DI，简称为I组。它们都是16位寄存器，一般用来存放地址的偏移量(简称为偏置)。变址寄存器SI和DI用于存放当前数据串的偏移地址。其中，SI存放源数据串的偏移地址；而DI存放目的数据串的偏移地址。第110页，课件共140页，创作于2023年2月CF(CarryFlag)进位标志当执行一个加法或减法运算使最高位(即D15位或D7位)产生进位或借位时，则CF为1；否则为0。此外，循环指令也会影响它。返回第111页，课件共140页，创作于2023年2月PF(ParityFlag)奇偶性标志当指令执行结果的低8位中含有偶数个“1”时，则PF为1；否则为0。此标志位用于机器中传送信息时，对产生的代码出错情况提供检测条件。此标志在现代程序设计中很少使用。现奇偶校验常由数据通信设备完成，而不是由微处理器完成。返回第112页，课件共140页，创作于2023年2月AF(AuxiliaryCarryFlag)辅助进位标志当执行一个加法或减法运算使结果的低字节的低4位向高4位（即D3位向D4位）有进位或借位时，则AF为1；否则为0。DAA和DAS指令测试这个特殊标志位，该标志一般用在BCD码运算中作为是否需要对AL寄存器进行十进制调整的依据。返回第113页，课件共140页，创作于2023年2月ZF(ZeroFlag)零标志零标志表示一个算术或逻辑操作的结果是否为零。若当前的运算结果为零，则ZF为1；否则为0。返回第114页，课件共140页，创作于2023年2月SF(SignFlag)符号标志符号标志保持算术或逻辑运算指令执行后结果的算术符号。它和运算结果的最高位(由D15位或D7位判定)相同。当数据用补码表示时，负数的最高位为1，正数的最高位为0。返回第115页，课件共140页，创作于2023年2月OF(OverflowFlag)溢出标志溢出标志在有符号数进行加法或减法时可能出现。溢出将指示运算结果已超出机器能够表示的范围。当补码运算有溢出时，例如，用8位加法将7FH(+127)加上01H，结果为80H(-128)。此时OF标志为1；否则为0。对于无符号数的操作，将不会影响溢出标志。返回第116页，课件共140页，创作于2023年2月DF(DirectionFlag)方向标志它用来控制数据串操作指令的步进方向。若用STD指令将DF置1，则数据串操作过程中地址会自动递减；若用CLD指令将DF清0，则数据串操作过程中地址会自动递增。地址的递增或递减由DI或SI两个变址寄存器来实现。返回第117页，课件共140页，创作于2023年2月IF(InterruptEnableFlag)中断允许标志它是控制可屏蔽中断的标志。若用STI指令将IF置1，表示允许CPU接受外部从INTR引脚上发来的可屏蔽中断请求信号；若用CLI指令将IF清0，则禁止CPU接受外来的可屏蔽中断请求信号。IF的状态不影响非屏蔽中断(NMI)请求，也不影响CPU响应内部的中断请求。返回第118页，课件共140页，创作于2023年2月TF(TrapFlag)跟踪(陷阱)标志它是为调试程序的方便而设置的。若将TF置为1，则8086／8088CPU处于单步工作方式；否则，将正常执行程序。在高型号微处理器中，跟踪（陷阱）标志能够激活芯片上的调试特性（调试程序，以便找到错误或故障），当TF标志为1时，则微处理器将根据调试寄存器和控制寄存器的指示中断程序流。返回第119页，课件共140页，创作于2023年2月CPU在4个状态中的基本作用①在T1状态，CPU往多路复用总线上发送地址信息，以选中所要寻址的存储单元或外设端口的地址。②在T2状态，CPU从总线上撤消地址，并使总线的低16位浮置成高阻状态，为传送数据做准备。③在T3状态，多路总线的高4位继续提供状态信息，而其低16位（对8088CPU则为低8位）上将出现由CPU写出的数据或者CPU从存储器或端口读入的数据。返回第120页，课件共140页，创作于2023年2月CPU在4个状态中的基本作用(续)④在有些情况下，由于外设或存储器的速度较慢，不能及时地配合CPU传送数据。这时，外设或存储器就会通过“READY”的信号线在T3状态启动之前向CPU发一个“数据未准备好信号”，CPU会在T3之后自动插入1个或多个附加的时钟周期TW，它表示此时CPU在总线上的信息情况和T3状态时的信息情况一样。只有在指定的存储器或外设已经完成数据传送时，它们又通过“READY”的信号线向CPU发出一个“准备好”信号，之后CPU才会自动脱离TW状态而进入T4状态。⑤在T4状态，总线周期结束。第121页，课件共140页，创作于2023年2月虚拟地址就是虚拟存储器所提供的逻辑地址。虚拟存储器是指程序所占有的存储空间。对于80386来说，其虚拟存储器的容量可多达246字节。 关于虚拟存储器的实现，实际上，它通常是利用系统中的一个速度较慢而容量很大的外部存储器（通常指硬盘）来模拟一个速度较快而容量较小的内存。 程序员编写程序时，其程序存入磁盘里，因此可编写246字节的程序。这样，从程序员的角度来看，系统中似乎有一个容量很大、速度也相当快的虚拟存储器；当然，它并不是真正的物理上的内存。由于80386的虚拟存储器容量可高达246字节（即64TB或64兆兆字节），这样，它就可以运行要求存储容量比实际内存容量大得多的程序。虚拟地址返回第122页，课件共140页，创作于2023年2月超标量流水线超标量流水线(Superscalar)设计是Pentium处理器技术的核心。它由U与V两条指令流水线构成。每条流水线都拥有自己的ALU、地址生成电路和数据cache的接口。这种流水线结构允许Pentium在单个时钟周期内执行两条整数指令，比相同频率的80486DXCPU性能提高了一倍。Pentium的每一条流水线分为5个步骤：即指令预取、指令译码、地址生成、指令执行、回写。与80486不同的是，由于Pentium是双流水线结构，它可以一次执行两条指令，每条流水线中执行一条。这个过程称为“指令并行”。返回第123页，课件共140页，创作于2023年2月独立的指令cache和数据cache

Pentium片内则有2个8KBcache（指令cache和数据cache），即双路cache结构。Pentium的数据cache有两个接口，分别通向U和V两条流水线，以便能在相同时刻向两个独立工作的流水线进行数据交换。cache回写技术 采用cache回写技术（处 理器向cache写数据和将 cache释放的数据写回主存 是同时进行的），极大地节 省了处理时间。指令和数据分别使用不同的cache，使Pentium的性能大大超过80486微处理器。返回第124页，课件共140页，创作于2023年2月重新设计的浮点单元

Pentium的浮点单元可执行8级流水，使每个时钟周期能完成一个浮点操作(某些情况下可以完成两个)。浮点单元流水线的前4个步骤与整数流水线相同，后4个步骤的前两步为二级浮点操作，后两步为四舍五入及写结果、出错报告。Pentium的CPU对一些常用指令如ADD，MUL和LOAD等采用了新的算法，同时，用电路进行了固化，用硬件来实现，其速度明显提高。在运行浮点密集型程序时，66MHzPentium运算速度为33MHz的80486DX的5倍～6倍。返回第125页，课件共140页，创作于2023年2月分支预测

Pentium提供一个称为分支目标缓冲器BTB(BranchTargetBuffer)的小cache来动态地预测程序分支，当 一条指令导致程序分支时，BTB记忆下 这条指令和分支目标的地址，并用这些 信息预测这条指令再次产生分支时的路 径，预先从此处预取，保证流水线的指 令预取步骤不会空置。

返回第126页，课件共140页，创作于2023年2月快速执行引擎及双倍算术逻辑单元架构P4(Willamette)的核心结构设计了两组独立运作的ALU，平均1/2个频率周期就可以完成一个算术逻辑指令，因此，加倍了CPU运作的整体速度。返回第127页，课件共140页，创作于2023年2月Itanium具有充裕的寄存器组

Itanium共有128个浮点寄存器和128个整数寄存器，即使在每个时钟周期完成20个操作的忙碌情况下，也不会出现CPU内部寄存器不够用的情况，这在Itanium浮点能力超群的情况下，大大减少了等待的可能性，提高了执行效率。为了同时运行多个不同的软件，Itanium的寄存器组还能够进行更迭操