半导体设备行业分析研究

半导体设备行业分析研究封装测试：半导体制造的“把关人”封装测试是半导体产业链的重要组成部分，在产业链环节中主要进行已制作完成的集成电路裸晶圆的封装与检测工作，包含封装与测试两个主要环节，是集成电路制造的后道工序。其中，封装主要是将芯片进行内外电气连接以及为芯片提供外部物理保护，测试则主要针对晶圆和成品芯片进行各项参数的检测，最终为客户提供完整的、可销售的芯片成品。具体而言，封装主要是将生产出来的合格晶圆进行切割、焊线、塑封，使芯片电路与外部器件实现电气连接，为芯片提供机械物理保护。封装有着安放、固定、密封、保护芯片和增强电热性能的作用，可以减少空气中的微粒等外部环境对裸芯片电气性能的影响；此外，通过将芯片上的接点用导线连接到封测外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接，实现内部芯片与外部电路的连接。经过封装的芯片可以在更高的温度环境下工作，抵御物理损害与化学腐蚀，带来更佳的性能表现与耐用度，同时也更便于运输和安装。测试主要分为晶圆测试（CP）、最终测试（FT），是节约成本、验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段：CP测试：由于工艺原因会引入各种制造缺陷，导致晶圆上的裸Die中会有一定量的残次品，CP测试的目的就是在封装前把封装好的芯片放在各种环境下，通过探针与芯片上的焊盘接触，测试其电气特性（如运行速度、功耗、频率等），标记出不合格的芯片，把正常工作的芯片按照电气特性分为不同的级别，缩减后续封测的成本，常应用于功能测试与性能测试中；FT测试：亦即封装后成品测试，是芯片出厂前的最后一道检测。在CP测试结束后，会对晶圆进行切割，将完好且合格的芯片进行封装，过程中可能会引入新的缺陷（如键合误差、封装材料质量问题），因此在芯片完成封装后需要对其进行FT测试才能最终发货。封装和测试是集成电路中的重要组成部分，半导体封装测试的市场规模在全球半导体市场中约占10%~15%。据WSTS，在5G、新能源、HPC等多种需求驱动下，2022年全球半导体市场规模在经历了2021年的高度缺芯后仍保持了4.40%的增长，整体市场规模达5801.26亿美元。虽然由于周期变化的原因，2023年整体半导体市场有一定压力，但未来随着云计算、大数据、元宇宙、可穿戴设备等新兴市场和应用的快速增长，全球半导体市场规模有望继续保持较高的增长水平。而全球半导体封装测试的市场规模约占全球半导体市场规模的10%~15%，未来有望受益于半导体行业的整体成长而保持稳定增长。我国封测产业有望保持高于全球平均水平的速度增长。一方面在半导体产品的渗透率和覆盖范围不断加大的驱动下，据汇成股份招股说明书，全球半导体封装测试市场行业销售额从2016年的510.00亿美元保持平稳增长至2020年的594.00亿美元，预计2025年有望达到722.70亿美元；其中，我国大陆的半导体封装测试市场规模整体增速高于全球，2016~2020年间复合增速达12.54%，预计2021~2025年间仍将保持7.50%的复合增速。技术驱动专业化分工，先进封测打开高增通道封装技术纵向发展，先进封装垒高行业门槛半导体封装主要基于键合架构和基板材质进行分类，如传统封装中WB封装就是引线键合+IC基板的形式，若无IC基板则为COB，有IC基板+倒装则为FC类封装。从DIP、SOP、QFP、PGA、BGA到CSP再到SIP，半导体封装技术的核心技术指标如引脚数量、通信速度、稳定性和可靠性等，一代比一代先进，进入到二维向三维发展的技术通道中。封装技术有着较为明确的代际变化，其中先进封装技术与传统封装技术主要以是否采用焊线（即引线焊接）来区分。传统封装一般利用引线框架作为载体，采用引线键合互连的形式进行封装，即通过引出金属线实现芯片与外部电子元器件的电气连接；传统封装主要是将晶圆切割为晶粒（Die）后，使晶粒贴合到相应的基板架的小岛（LeadframePad）上，再利用导线将晶片的接合焊盘与基板的引脚相连（WireBond），实现电气连接，最后用外壳加以保护（Mold，或Encapsulation），典型封装方式有DIP、SOP、TSOP、QFP等。而先进封装主要是采用倒装等键合互连的方式来实现电气连接，主要包含倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage，WLP），2.5D封装（interposer，RDL等），3D封装（TSV）等封装技术。实际上先进封装主要的“干系”技术主要为WLP、2.5D封装和3D封装，但由于客户的需求多元化、定制化的快速发展，近年来如台积电的InFO、CoWoS，日月光的FoCoS，Amkor的SLIM、SWIFT等细分技术不断涌现。围绕芯片的体积和性能的效率提升，封装技术经历了三次重大变革，目前正处于第四、第五阶段的关键升级时期。半导体封装的三次重大革新分别为：第一次是在20世纪80年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第二次是在20世纪90年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封装面积减到最小。封装技术升级的三个核心方向：元件→系统，单芯片→多芯片，平面→立体。从XY轴向Z轴发展的过程中，半导体产品出现了系统级封装（SiP）等新的封装方式，从技术实现方法出现了倒装（FlipChip），凸块（Bumping），晶圆级封装（Waferlevelpackage），2.5D封装（interposer，RDL等），3D封装（TSV）等先进封装技术，如台积电为客户提供的Chiplet封装技术CoWoS就是基于2.5D封装体系内interposer的技术，在硅中介层上刻蚀μm级wire和TSV通孔。目前，全球封装行业的主流技术处于以CSP、BGA为主的第三阶段，并向以倒装封装（FC）、凸块制造（Bumping）、系统级封装（SiP）、系统级单芯片封装（SoC）、晶圆级系统封装-硅通孔（TSV）为代表的第四阶段和第五阶段封装技术迈进。先进封装技术通过以点带线的方式实现电气互联，实现更高密度的集成，大大减小了对面积的浪费，使得芯片成品可以实现更小的体积、更高的良率、更好的散热和更高的集成度的目标，近年来市场规模和应用快速扩大，据Yole，2021年，全球先进封装市场规模超300亿美元，预计2027年可达近600亿美元。高端封装（High-End）更加受益于整体通信和AI算力体系对于体积和散热的要求提升，5G技术普及增加了高端封装需求，5G芯片组较依赖先进封装技术，来实现高性能、小尺寸和低功耗。同时由于AI芯片组需要运算速度更快的内核、更小巧的外形以及高能效，AI市场的不断扩张推动先进封装行业的增长。据Yole统计，2021年全球高端封装市场规模达27.38亿美元，其中手机&消费、通信&电信基础设施分别为6.10、21.20亿美元，预计2027有望分别增长至22.79、54.38亿美元，2021~2027E的复合增速可达25%、17%。先进封装已经成为兵家必争之地，代工厂、IDM、封测厂持续加大投入，已陆续完成部分核心技术的布局，晶圆厂和IDM阵营以硅片加工实现互联为主，可提供更高速的连接和更好的拓展性，如台积电的CoWoS、Intel的EMIB；封装厂阵营则努力减少硅片加工需求，提出更有廉价、更有性价比的方案，如日月光的FOSoC、长电的FDSOI等，晶圆与封装的互相渗透实际促成了更紧密的合作。测试服务定制化升级，专业化分工新业态已成半导体测试是半导体质量控制的重要环节，对于芯片制造而言，有缺陷的芯片能发现的越早越好。在芯片领域有个十倍定律，从设计→制造→封装测试→系统级应用，每晚发现一个环节，芯片公司付出的成本将增加十倍。芯片测试分两个阶段，一个是CP（ChipProbing）测试，也就是晶圆（Wafer）测试，另外一个是FT（FinalTest）测试，也就是把芯片封装好再进行的测试。晶圆测试（CP）可以在芯片封装前把坏的芯片拣选出来，以减少封装和后续测试的成本，成品测试（FT）则是在芯片封装后按照测试规范对电路成品进行全面的电路性能检测以挑选出合格的成品芯片交付给下游用户。半导体产品开发的成功与失败、产品生产的合格与不合格、产品应用的优秀与不良均需要验证与测试，同时工艺改进和良率提升同样需要测试环节反馈的指标参数的支持。晶圆测试（ChipProbing，简称CP）：是指通过探针台和测试机的配合使用，对晶圆上的裸芯片进行功能和电参数测试，测试项目通常包括电压、电流、时序和功能的验证。可以用来检测晶圆厂制造的工艺水平。晶圆制作完成之后，由于尚未进行划片封装，芯片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针台来与测试机台连接。CP的难点是如何在最短的时间内挑出坏的裸die。晶圆测试过程：探针台将晶圆逐片自动传送至测试位置，芯片的端点通过探针、专用连接线与测试机的功能模块进行连接，测试机对芯片施加输入信号并采集输出信号，判断芯片功能和性能是否达到设计规范要求。测试结果通过通信接口传送给探针台，探针台据此对芯片进行打点标记，形成晶圆的Mapping，即晶圆的电性测试结果，并在切割后进行筛选。成品测试（FinalTest，简称FT）：是指通过分选机和测试机的配合使用，对封装完成后的芯片进行功能和电参数测试。分选机将被测芯片逐个自动传送至测试工位，被测芯片的引脚通过测试工位上的基座、专用连接线与测试机的功能模块进行连接，测试机对芯片施加输入信号并采集输出信号，判断芯片功能和性能是否达到设计规范要求。测试结果通过通信接口传送给分选机，分选机据此对被测芯片进行标记、分选、收料或编带。芯片成品测试系统通常由测试机、分选机、测试座组成。FT测试一般分为ATE（AutomaticTestEquipment）测试和SLT（SystemLevelTest）测试，需要Tester（ATE）+Handler+Socket，要完成FT测试则需要软硬件条件同时具备。除封测厂自身的测试服务外，第三方测试服务已逐步成为半导体封装测试的重要补充，也是专业化分工持续深化的表现。20世纪90年代电子产品主要是家电、玩具、钟表等，所需芯片主要以COB封装为主，对品质的要求相对较低，IDM厂、封测厂可直接完成相应测试；随着电子终端品在21世纪以来逐渐向手机、数码类产品发展，其所需芯片制程也不断提升，无论是晶圆制造还是封装环节对于良品率的提升难度持续增加，需要进一步用更高精度和更高效率（如自动化测试）的测试来实现工艺改进和良率控制，半导体市场第三方独立测试商逐步发展起来，本质上是半导体行业持续进行专业化分工的表现。专业测试市场需求持续扩大。据伟测科技招股说明书，集成电路测试成本约占设计营收的6%-8%，2021年中国大陆的测试服务市场规模约为300亿元，全球的市场规模为892亿元。2025年，预期全球测试服务市场将达到1094亿元，其中，中国测试服务市场将达到550亿元，占比50.3%。先进制程+先进封装对于良率的挑战进一步扩大了高端测试服务的需求。随着物联网、云计算、人工智能、新能源汽车等领域新型应用终端的涌现，对低功耗、低成本、小尺寸芯片的需求大大上升，高性能SoC以及采用SiP封装工艺的芯片逐渐成为市场主流。以SoC为例，SoC通过嵌入中央处理器、存储器以及外围电路等达到高效集成的性能表现。高端SoC的结构极其复杂，必须针对性的开发测试方案，验证各个功能的有效性，随着单颗SoC芯片的价值量越来越高，为之配套的测试服务的重要性越发突出，测试难度大幅上升，测试时间也越来越长，有望提高测试费用在总成本中的比例。先进封测正在进行中的时代变革：Chiplet全球竞逐先进封装行业，半导体行业迎来新变革。摩尔定律自从7nm工艺节点以后发展速度逐步放缓，如何突破限制继续推进芯片性能提升、成本降低成为了半导体行业技术发展的核心关注点，当前各项技术中Chiplet、2.5D/3D先进封装已逐步成熟，部分龙头已采用Chiplet+先进封装的形式推进产品技术迭代。在先进封装领域，有两条由应用驱动的技术路径。其主要目标之一是提升互联密度，从而解决芯片之间的通信带宽，代表产品是基于2.5D/3D高级封装的HBMDRAM接口标准，使用HBM可以将DRAM和处理器（CPU，GPU以及其他ASIC）之间的通信带宽大大提升，从而缓解这些处理器的内存墙问题。目前，HBM已经成为高端GPU的标配，同时也应用于部分针对云端处理的AI芯片（例如谷歌的TPU）中。除此之外，另一条技术路径是Chiplet，即在封装系统里面不再使用少量的大芯片做集成，而是改用数量更多但是尺寸更小的芯片粒（Chiplet）作为基本单位。Chiplet（芯粒）是一种可平衡计算性能与成本，提高设计灵活度，且提升IP模块经济性和复用性的新技术之一。Chiplet实现原理如同搭积木一样，把一些预先在工艺线上生产好的实现特定功能的芯片裸片，再将这些模块化的小芯片（裸片）互连起来，通过先进的集成技术（如3D集成等）集成封装在一起，从而形成一个异构集成系统芯片。Chiplet技术是一种通过总线和先进封装技术实现异质集成的封装形式。Chiplet封装带来的是对传统片上系统集成模式的革新，主要表现在：（1）良率提升：降低单片晶圆集成工艺良率风险，达到成本可控，有设计弹性，可实现芯片定制化；（2）Chiplet将大尺寸的多核心的设计，分散到较小的小芯片，更能满足现今高效能运算处理器的需求；（3）弹性的设计方式不仅提升灵活性，且可实现包括模块组装、芯片网络、异构系统与元件集成四个方面的功能，从而进一步降低成本（例如某些对于逻辑性能需求不高的模组可以使用成熟工艺）并提升性能。基于小芯片的面积优势，Chiplet可以大幅提高大型芯片的良率。目前在高性能计算、AI等方面的巨大运算需求，推动了逻辑芯片内的运算核心数量快速上升，与此同时，配套的SRAM容量、I/O数量也在大幅提升，使得整个芯片不仅晶体管数量暴涨，芯片的面积也不断增大。通过Chiplet设计将大芯片分成更小的芯片可以有效改善良率，同时也能够降低因为不良率而导致的成本增加，多芯片集成在越先进工艺下(如5nm)越具有显著的优势，因为在800mm²面积的单片系统中，硅片缺陷导致的额外成本占总制造成本的50%以上。基于芯片组成的灵活性，Chiplet能降低芯片制造的成本。一颗SoC包含不同的计算单元，同时也有SRAM、各种I/O接口、模拟或数模混合元件，其中逻辑计算单元通常依赖于先进制程提升性能，其他部分对于制程工艺的要求并不高，有些即使采用成熟工艺，也能够发挥很好的性能。因此，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。目前可应用于Chiplet的封装解决方案主要是SIP、2.5D和3D封装。其中，2.5D封装技术发展已经非常成熟，并且已经广泛应用于FPGA、CPU、GPU等芯片当中，近年来，随着Chiplet架构的兴起，2.5D封装也成为了Chipet架构产品主要的封装解决方案。其最大特色是采用Interposer(中介层)做为整合媒介，主要作为放置于其上的小芯片间的通讯互联，以及芯片们与载板间的联结。2.5D封装让芯片的互联变得更加高效，使得不同用途的芯片可以在使用不同节点的制程制造后进行集成，大幅降低设计难度和加工成本、提高芯片良率，同时在制程迭代进度趋缓的背景下让摩尔定律的延续成为可能。此外，为了节省芯片面积，封装也将在此基础上，从2D/2.5D转向3D堆叠。从研发的角度来看，由于不同技术节点的IP核迁移时间成本较高，而利用Chiplet技术可以只迭代一个芯片模组中的部分核心，从而达到在时间和资金层面节约研发成本的目的。此外，还有HD-FO(HighdensityFan-out)封装技术，目前虽仍仅应用在较基础的异质元件整合(如逻辑IC与HBM的整合)，但随技术持续进步搭配其低成本优势，未来可能有机会进一步成为Chiplet采用者的另一封装选择。3D封装能够帮助实现3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计选择。但是，3D封装的技术难度也更高，目前主要英特尔和台积电掌握3D封装技术并实现商用。随着Chiplet应用的快速推广，封测行业的技术和资本壁垒将得到提高，高端先进封装或将集中于少数OSAT龙头及台积电、英特尔等提供封装服务的晶圆厂。过去，封测行业在集成电路产业链的下游，毛利率和竞争壁垒均低于上游环节。未来，Chiplet所带动的2.5D封装/3D堆叠技术含量或将远高于传统封装，先进封装的毛利率或将超过40%，高盈利能力又将进一步赋能企业提高研发及资本投入强度，进而形成强者恒强的局面；因此，我们判断，高端先进封装市场或将集中于几家封测龙头及晶圆厂。Chiplet融合了晶圆厂部分中后道技术，所以台积电为代表的晶圆厂推出了封装解决方案，但Chiplet多数环节还是基于传统和先进封装，封装厂的经验积累和制造加工尤其重要。同时，晶圆加工注重通用和归一，而封装注重客户个性化需求，能灵活发展各类封装技术专长，快速提供满足市场需求的Chiplet产品，封装厂发展Chiplet大有可为之处。需求庞大+科技限制，先进封装解决关键痛点在全球半导体高速发展的背景下，我国半导体市场增长尤其迅猛，在全球半导体市场中占据重要地位，但自供能力不足和全球性事件的扰动大幅提升我国半导体国产化需求，尤其是中美关系变化、产业链价值分配重构竞争加剧的当下，提升我国半导体产业链自主可控能力的需求更为迫切。据ICInsight，2021年国内半导体公司产值全球市占率仅6.1%，占国内IC市场规模仅16.7%。供需之间巨大的差距是我国半导体行业当前亟待解决的重中之重，设备、材料的国产化率也较低，较大程度影响到了我国半导体产业链的安全。庞大的市场+较低的半导体国产化水平，叠加愈演愈烈的AI浪潮时代机遇，我国半导体产业有望迎来总量增加+国产化率的时代机遇。自2022年年底以来，以ChatGPT为首的AI大模型成为社会热点，技术变化和应用落地日新月异，各家头部互联网厂商、科研院所、政府组织都在加大对AI大模型的投入，未来AI大模型的训练和推理应用有望成为社会发展的核心引擎之一。2023年4月19日在华为第20届全球分析师大会上，华为预计到2030年全球通用算力增长10倍到3.3ZFLOPS，人工智能算力增长500倍超过100ZFLOPS，未来算力将成为社会发展的核心支柱，相应的算力芯片将成为发展底座。我国高度重视数字中国相关领域发展。4月17日国家超算互联网工作启动会发起成立国家超算互联网联合体，未来科技部将通过超算互联网建设，打造国家算力底座，促进超算算力的一体化运营。4月18日我国成立GPT产业联盟，核心单位为移动、电信、联通、广电等，国家队加速推进AI模型规范化发展，硬件国产化有望进一步深化。值得重视的是，一方面是已然来临的时代机遇，一方面是我国仍然受海外科技限制，更为迫切需要推进除先进制程以外的算力硬件提升方案——Chiplet。Chiplet被视为中国与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的突破。由于外部环境的影响，我国难以以正常途径获取算力芯片，在芯片制造方面也受到多种限制，如我们前文所述的Chiplet先进封装能够一定程度降低芯片对于先进制程的依赖，通过相对成熟的芯片制程和相对较好的成本优势来实现近似先进制程的综合效果，一定程度上能够降低我国AI算力芯片产业所受科技限制的负面影响，未来Chiplet产业有望成为国内半导体产业的关键方向。以壁仞科技和寒武纪为例，壁仞科技BR100系列通用GPU芯片针对采用7nm制程，并创新性应用Chiplet与2.5DCoWoS封装技术，兼顾高良率与高性能，核心性能达全球领先水平，相较市售主流产品实现3倍以上的性能提升；寒武纪则是基于7nm制程工艺开发出思元370，是公司首款采用Chiplet（芯粒）技术的AI芯片，集成了390亿个晶体管，最大算力高达256TOPS(INT8)，是寒武纪第二代产品思元270算力的2倍。周期触底在即，半导体封测投资价值风起浪涌封测是景气的晴雨表，受景气的影响较为明显。基于下游需求、产能扩张和库存变化三大维度，我们一般将半导体行业划分为8-10年的关键产品大周期（核心为新产品的总量、渗透率和单应用半导体价值量）、3-5年的产能中周期（核心为晶圆厂、封测厂的资本开支与产能扩张进度）以及3-5个季度的库存短周期（核心为下游应用的季度性库存情况）。行业下行渐近尾声，封测有望率先感受行业“暖气”。基于三大周期维度分析，当前处于2019年年中起的新一轮大周期中的第一轮中型周期末尾、第二轮中型周期起点的过渡阶段。一方面下游需求随着2023年社会经济活动逐步恢复进入复苏阶段，另一方面中游产能扩张已逐步降速，降价、减产、计提陆续进行，供需关系有所改善，2023年以来半导体月度销售金额增速已进入加速下滑阶段，2023年2、3月销售金额为