一种无引线的三维异构集成结构及其制造方法与流程

一种无引线的三维异构集成结构及其制造方法与流程引言集成电路(IntegratedCircuit,IC)技术是现代电子工业的基础，其优越的性能、小型化和高集成度等特点在现代电子技术中得到了广泛应用。随着信息社会的发展，对于IC的性能要求越来越高，如需快速传输大量数据，IC的频率和带宽需要越来越高。同时，手机、平板、笔记本电脑、汽车电子等电子产品对IC的体积和功耗要求越来越低。为满足这些需求，IC逐渐发展为三维异构电路(3DHeterogeneousIntegrationCircuit)，可以在不同工艺节点组合多种芯片，形成更高性能、更紧凑的电路。然而，目前3DIC技术中还存在许多制造难题，其中之一就是引线(Wire)的可靠性问题。针对这个问题，本篇文档提出了一种无引线的三维异构集成结构，并介绍了其制造方法和流程。一种无引线的三维异构集成结构这种无引线的三维异构集成结构包括三层芯片：最上层芯片、中间层芯片和底层芯片，各层芯片之间通过一种新型的硅基互联层连接。图示如下：-----------

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|第三层|

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|第二层|

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|第一层|

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-----------其中，第一层和第三层芯片的器件尺寸更小，最上层芯片和中间层芯片的器件尺寸和布局比较复杂。硅基互联层是一种多层硅相互垂直连接的新型互联层。它可以实现芯片垂直互联，无需铜线。相比之前的Cu/Ti引线，硅基互联层具有更小的线径、更小的电容和电感、更短的延迟时间和更低的耗能。本方案采用硅基互联层，可以大大降低引线带来的可靠性问题和功耗损耗。同时，由于无需铜线，从而避免了线宽度缩小带来的制造困难。无引线三维异构集成结构的制造方法和流程无引线三维异构集成结构的制造方法和流程如下：将第一层芯片和第三层芯片分别在它们各自的晶圆上通过传统的CMOS工艺加以制造。这两个芯片需要采用不同的工艺节点，以实现不同的器件尺寸。将中间层芯片在它的晶圆上通过传统的CMOS工艺加以制造。中间层芯片需要和底层芯片以及硅基互联层进行相对定位，以便于进行后续的互联。在第一层芯片的表面上，通过干法腐蚀和低温沉积等工艺，制造出硅基互联层的第一层(V1)。这一层的最大作用是使底层芯片和中间层芯片进行电连接。将底层芯片放置在硅基互联层第一层(V1)的顶部。底层芯片的焊盘与V1上的金属层焊接。然后用晶片间封装材料将其封装在一起。在第二层中间芯片的顶部，制造出另一层硅基互联层的第二层(V2)。V2上的金属层与中间层芯片的器件连接。将中间层芯片放置在硅基互联层的第二层(V2)上。中间层芯片的焊盘与V2上的金属层焊接。用晶片间封装材料将其封装在一起。在最上层芯片的表面，制造出硅基互联层的第三层(V3)。最上层的芯片通过它们器件之间的连线，连接到第三层硅基互联层上，以实现相互的电连接。最后，将最上层芯片放置在硅基互联层的第三层(V3)上。最上层芯片的焊盘与V3上的金属层焊接。用晶片间封装材料将其封装在一起。整个制造过程中需要使用多种先进的工艺和设备，如干法腐蚀机、低温沉积机、光刻机、电子束光刻机等。结论本文提出了一种无引线的三维异构集成结构及其制造方法和流程。和传统的3DIC技术相比，这种结构具有更好的可靠性、更小的功耗、更高的频