交换网络的结构与原理

交换网络的结构与原理第1页，课件共81页，创作于2023年2月3.1交换网络的结构

从外部看，交换网络相当于一个由若干入线和若干出线构成的开关矩阵，如图3-1所示。在图3-1中，由每条入线和出线构成的交叉接点类似于开关电路，平时是断开的，当选中某条入线和出线时，对应的交叉接点才闭合。实际中的开关矩阵叫接线器，接线器的入线接主叫用户接口电路，出线接被叫用户接口电路或各种中继接口电路。

第2页，课件共81页，创作于2023年2月图3-1交换网络示意图

第3页，课件共81页，创作于2023年2月3.1.1交换网络的线束利用度交换网络的线束利用度分为两种不同的情况：全利用度线束和部分利用度线束。

1.全利用度线束任一条入线可以到达任一条出线的情况叫全利用度线束。

2.部分利用度线束任一条入线只能到达部分出线的情况叫部分利用度线束。可见，与部分利用度线束相比，全利用度线束的接通率高，但出线的效率低。

第4页，课件共81页，创作于2023年2月3.1.2交换网络的结构设计交换网络的结构分单级接线器结构和多级接线器结构。

1.单级接线器结构单级接线器结构如图3-1所示，一个n

×

m的接线器存在n

×

m个交叉接点。如果交换网络的n和m数值很大，则交叉接点数必然变得很大。在数字交换中，这意味着对存储器的存取速率要求很高。

第5页，课件共81页，创作于2023年2月

2.多级接线器结构多级接线器结构可以克服单级接线器结构存在的问题。图3-2所示为n×nm的二级接线器结构，第一级接线器A的入线数与出线数相等，是一个n×n的接线器，如果第一级接线器A的n条出线接至n个1×m的第二级接线器B的入线，则第一级的每条入线将有nm条出线，于是1+n个接线器便构成了一个n×nm的交换网络。

第6页，课件共81页，创作于2023年2月图3-2一个n×nm的二级接线器结构

第7页，课件共81页，创作于2023年2月若把第一级接线器A增加到m个，并把第二级每个接线器的入线数也增加到m条，便可得到如图3-3(a)所示的nm×nm的二级交换网络，其简化形式如图3-3(b)所示。

第8页，课件共81页，创作于2023年2月图3-3一个nm×nm的二级接线器结构(a)连线图；(b)简化图

第9页，课件共81页，创作于2023年2月在二级接线器结构中，由于第一级的每一个接线器与第二级的每一个接线器之间仅存在一条内部链路，因此任何时刻在一对接线器之间只能有一对出、入线接通。例如，当第一级第1个接线器的1号入线与第二级第2个接线器的m号出线接通时，第一级第1个接线器的其他入线都无法再与第二级第2个接线器的其余出线接通。这种虽然入、出线空闲，但因没有空闲级间链路而无法接续的现象称为交换网络的内部阻塞。二级接线器结构的每条内部链路被占用的概率可近似为

(3.1)式中，A——整个交换网络的输入话务量。

第10页，课件共81页，创作于2023年2月交换网络的内部阻塞率应等于所需链路被占用的概率，则二级接线器结构的内部阻塞是：

Bi2 = a

(3.2)当进一步增加网络的输入线数时，可依照相同的方法将二级接线器结构扩展为三级或更多级。图3-4所示为一个三级接线器结构。

第11页，课件共81页，创作于2023年2月图3-4一个nmk×nmk的三级接线器结构

第12页，课件共81页，创作于2023年2月在三级接线器结构中，任何一个第一级接线器与一个第三级接线器之间仍然只存在一条通路，但这条通路却是由两条级间链路级联而成的。因此，当假设每条内部链路被占用的概率是a时，每条链路空闲的概率是1 -a。两条链路均空闲，则级联链路空闲的概率便为(1 -a)2。因此，三级接线器结构的内部阻塞率为

Bi3 = 1 -(1 -a)2

(3.3)比较式(3.2)和式(3.3)不难发现：

Bi3 > Bi2

可见，增加级数虽然扩大了交换网络可接续的容量，但也增加了网络的内部阻塞率。

第13页，课件共81页，创作于2023年2月

3.减小内部阻塞率的方法减小内部阻塞率的方法通常有两种：扩大级间链路数和采用混合级交换网络。

1)扩大级间链路数扩大级间链路数的方法如图3-5所示。

第14页，课件共81页，创作于2023年2月图3-5一个x重连接的二级交换网络

第15页，课件共81页，创作于2023年2月图3-5所示的级间链路扩大到了x条，其内部阻塞率将减少为

Bi = ax

(3.4)同理，一个x重连接的三级交换网络的内部阻塞率为

Bi = 1 -(1 -ax)2

(3.5)扩大级间链路数可减小网络的内部阻塞率，但这是以增大第二级接线器B入、出线数目为代价的，如图3-5所示的第二级接线器B入、出线数目将相应地增大到xm×xm。

第16页，课件共81页，创作于2023年2月2)采用混合级交换网络图3-6给出了一种混合级交换网络。图3-6的前两级是如图3-3所示的二级网络，但第二级网络的nm条出线并未像图3-4那样连到nm个接线器，而是仅连接了m个接线器。不难看出，第一级中任何一个接线器与第三级中的任一接线器之间现在有了n条链路，因此网络的内部阻塞率下降为

Bi = [1 -(1 -a)2]n

不难想象，当网络的内部链路数(如图3-6所示的第二级n)达到一定的数量时，可以完全消除内部阻塞。下面我们来分析图3-7所示的三级无阻塞交换网络。

第17页，课件共81页，创作于2023年2月在图3-7中，第一级有2个3×5接线器，第二级有5个2×2接线器，第三级有2个5×3接线器。现假设第一级接线器A的一条空闲入线要与第三级接线器C的一条空闲出线接通。在最坏的情况下，当接线器A的入线希望接通时，它的其余2条入线已占用了其5条出线中的2条，于是这条入线尚有3条出线与接线器C相通。再假设接线器C的其余2条出线均已被占用，而它们使用的入线又恰好是A、C之间剩余3条链路中的2条，于是A、C之间还存在1条通路。这种只要交换网络的出、入线中有空闲线，则必存在内部空闲链路的网络称为无阻塞网络或Clos网络。

第18页，课件共81页，创作于2023年2月图3-6混合级交换网络

第19页，课件共81页，创作于2023年2月图3-7三级无阻塞交换网络

第20页，课件共81页，创作于2023年2月3.2数字交换网络的接续原理

数字交换实质上就是把PCM系统有关的时隙内容在时间位置上进行搬移，因此数字交换也叫做时隙交换。当连接数字交换网络只有一套PCM系统时，交换仅在这条总线的30个话路时隙之间进行。为了扩大数字信号的交换范围，要求数字交换网络还应具有在不同PCM总线之间进行交换的功能。具体来说，数字交换网络应具有如下功能：

第21页，课件共81页，创作于2023年2月

(1)在同一条PCM总线的不同时隙之间进行交换；

(2)同一时隙在不同PCM总线之间进行交换；

(3)在不同PCM总线的不同时隙之间进行交换。在数字通信中，由于每一条总线都至少可传送30路(PCM基群)用户的消息，因此我们把连接交换网络的入、出线叫做PCM母线或HW(HighWay)线。由于PCM信号是四线传输，即发送和接收是分开的，因此数字交换网络也要收、发分开，进行单向路由的接续。实际中用户消息通过数字交换网络发送与接收的过程如图3-8所示。

第22页，课件共81页，创作于2023年2月图3-8用户消息通过数字交换网络发送与接收的过程

第23页，课件共81页，创作于2023年2月3.2.1数字交换网络的时间(T)接线器

1.时间(T)接线器的结构

T接线器由话音存储器和控制存储器组成。话音存储器和控制存储器都是随机存储器RAM。

1)话音存储器顾名思义，话音存储器(SM，SpeechMemory)用于寄存经过PCM编码处理的话音信息，每个单元存放一个时隙的内容，即存放一个8bit的编码信号，故SM的单元数等于PCM的复用度(PCM复用线上的时隙总数)。

第24页，课件共81页，创作于2023年2月

2)控制存储器控制存储器(CM，ControlMemory)又称为地址存储器，其作用是寄存话音信息在SM中的单元号，如某话音信息存放于SM的2号单元中，那么在CM的单元中就应写入“2”。通过在CM中存放地址，从而控制话音信号的写入或读出。一个SM的单元号占用CM的一个单元，故CM的单元数等于SM的单元数。CM每单元的字长则由SM总单元数的二进制编码字长决定。例如，某T接线器的输入端PCM复用度为128，则SM的单元数应是128个，每单元的字长是8bit，CM单元数应是128个，每单元的字长是7bit。

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2.时间(T)接线器的工作方式如果话音存储器(SM)的写入信号受定时脉冲控制，而读出信号受控制存储器(CM)控制，我们称其为输出控制方式，即SM是“顺序写入，控制读出”。反之，如果话音存储器(SM)的写入信号受控制存储器(CM)控制，而读出信号受定时脉冲控制，我们称其为输入控制方式，即SM是“控制写入，顺序读出”。需要强调的是，上述两种控制方式只针对话音存储器(SM)，对于控制存储器(CM)来说，其工作方式都是“控制写入，顺序读出”，即CPU控制写入，定时脉冲控制读出。例如，某主叫用户的话音信号(A)占用TS1发送，通过T接线器交换至被叫用户的TS8接收.下图3-9(a)、(b)给出了两种工作方式的示意图。

第26页，课件共81页，创作于2023年2月读出控制方式的T接线器图3-9(a)第27页，课件共81页，创作于2023年2月要把TS1的内容交换到TS8中去，只要在TS1到来时，把它的内容先寄存到SM中，等到TS8到来时，再把该内容取走即可。通过这样一存一取，即可实现不同时隙内容的交换。对于输出控制方式来说，其交换过程为：第一步，在定时脉冲CP控制下，将HW线上的每个输入时隙所携带的话音信息依次写入SM的相应单元中(SM单元号对应主叫用户所占用的时隙号)；第二步，CPU根据交换要求，在CM的相应单元中填写SM的读出地址(CM单元号对应被叫所占用的时隙号)；第三步，在CP控制下，按顺序在输出时隙(被叫所占的时隙)到来时，根据SM的读出地址，读出SM中的话音信息。

第28页，课件共81页，创作于2023年2月写入控制方式的T接线器图3-9(b)第29页，课件共81页，创作于2023年2月对于输入控制方式来说，其交换过程为：第一步，CPU根据交换要求，在CM单元内写入话音信号在SM的地址(CM单元号对应主叫用户所占用的时隙号)上；第二步，在CM控制下，将话音信息写入SM的相应单元(SM单元号对应被叫用户所占用的时隙号)中；第三步，在CP控制下，按顺序读出SM中的话音信息。

第30页，课件共81页，创作于2023年2月针对T接线器的讨论有以下几点说明：

(1)不管是哪一种控制方式，话音信息交换的结果是一样的。

(2)T接线器按时间开关时分方式工作，每个时隙的话音信息都对应着一个SM的存储单元，因为不同的存储单元所占用的空间位置不同，所以从这个意义上讲，T接线器虽是一种时分接线器，但实际上却具有“空分”的含义。

(3)CPU只需修改CM单元内的内容，就可改变信号交换的对象。但对于某一次通话来说，占用T接线器的单元是固定的，这个“占用”直至通话结束才释放。

第31页，课件共81页，创作于2023年2月

(4)话音信号在SM中存放的时间最短为3.9μs，最长为125μs。

(5)CM各单元的数据在每次通话中只需写一次。

(6)当CM第K个单元中的值为j时，输入的第j时隙将被转移到输出的第k时隙。由此引起的延时为

D =k -j(TS)例如，当k = 3，j=1时，信号交换的延时为

D=3 -1=2(TS)=7.8µs再如，当k = 1，j=3时，信号交换的延时为

D=(32 -j) +k = (32 -3) +1 =30TS=117µs第32页，课件共81页，创作于2023年2月

3.话音存储器(SM)和控制存储器(CM)的数字电路实现原理

1)话音存储器(SM)的数字电路实现原理

SM的数字电路实现原理如图3-11所示，该电路由存储器RAM、写入与门、读出与门、或门、反相器等读/写控制电路组成。该电路是按输出控制方式设计的。

第33页，课件共81页，创作于2023年2月图3-11话音存储器的数字电路实现原理

第34页，课件共81页，创作于2023年2月当CM无输出时，B0～B7全为“0”，或门输出为0，此时RAM的R/ = 0，RAM处于写状态。“读出控制”为0，关闭读出地址B0～B7的与门；“写入控制”为1，打开写入地址A0～A7的与门。根据定时脉冲A0～A7组合的32个地址，在位脉冲TD0～TD7控制下按顺序将D0～D78位并行码(话音信号)写入到相应的RAM单元中。当CM有输出时，B0～B7不全为“0”，此时RAM的R/ = 1，RAM处于读状态。“写入控制”为0，关闭写入地址A0～A7的与门；“读出控制”为1，打开读出地址B0～B7的与门。按照CM提供的B0～B7组合的256个地址，从相应的SM单元读出数据D0～D7。

第35页，课件共81页，创作于2023年2月

2)控制存储器(CM)的数字电路实现原理控制存储器的数字电路实现原理如图3-12所示，该电路由存储器RAM、反相器、比较器、锁存器等组成。

CPU根据用户要求，通过数据总线(DB)和地址总线(AB)向CM发送：①

写入数据BW0～BW7(SM的地址)；②

写入地址AW0～AW7(CM的地址)。

SM的地址写入CM的时机(写入条件)是：①

CPU发出写命令脉冲；②

定时脉冲A0～A7所指定的地址与CPU送来的AW0～AW7地址一致(同步)；③

CP的前半周(CP = 1)。

第36页，课件共81页，创作于2023年2月图3-12控制存储器的数字电路实现原理

第37页，课件共81页，创作于2023年2月

4.PCM终端设备和T接线器的连接

1)单端PCM设备和T接线器的连接所谓单端，是指一条HW线的情况。单端PCM设备和T接线器的连接如图3-13所示。

第38页，课件共81页，创作于2023年2月图3-13单端PCM设备和T接线器的连接电路框图

第39页，课件共81页，创作于2023年2月图3-13所示的电路包括了码型变换与逆变换电路、标志信号收/发电路、同步电路、定时电路、串/并(S/P)变换电路、汇总电路等。

(1)码型变换与逆变换：指机内码型与线路码型之间的变换。

(2)同步：取出同步时隙，在定时脉冲控制下做同步检查。

(3)定时：用来产生各种定时脉冲，如抽样时用的抽样脉冲、编码时用的位脉冲和同步时用的帧同步脉冲等。

(4)标志信号收/发：插入或取出TS16传输的标志信号(控制信令)。

(5)汇总：将话音信号、同步信号和标志信号汇总在一起，然后通过码型变换电路送至输出端。

第40页，课件共81页，创作于2023年2月

(6)串/并变换：在T接线器的数据总线上连接了一个输入串/并(S/P)变换电路和一个输出并/串(P/S)变换电路，目的是将传输线上的串行码变换成并行码后存入T接线器RAM中。为什么要进行串/并变换呢？我们知道，30/32系统PCM一次群的传送码率为2.048Mb/s。如果将时隙扩大到1024个，仍采用串行码传送，则其码率将达到64Mb/s以上。这样高的数码率对T接线器的工作速率要求很高，技术上较难实现。也就是说，T接线器容量的增大要受到存储器RAM读/写速度的限制。目前单个T接线器的容量不超过1024个单元(32个一次群信号)。因此，为了解决提高复用度的同时，传输码率也提高的问题，就必须把1条复用线变成8条复用线，使进入话音存储器(SM)的8位码以并行方式一次输入，从而降低对T接线器RAM的读/写要求。第41页，课件共81页，创作于2023年2月

2)多端PCM终端设备和T接线器的连接单端PCM终端设备接入T接线器时只能处理30个用户的话音交换。如果将多端PCM终端设备(4端、8端、16端、32端)接入T接线器，将会大大扩大T接线器所交换的信息容量。因此，多端PCM终端设备和T接线器连接时其接口除了需要串/并、并/串电路外，还需要增加复用和分路电路，实现多端PCM复用线的合并。复用器的作用是将多条HW线合并成一条HW线；分路器的作用是将一条HW线分成多条HW线。

第42页，课件共81页，创作于2023年2月图3-14所示为8条HW线(每条HW线的复用度为PCM一次群)与T接线器的连接图。图3-14中，T接线器的左端是由8个串/并变换电路和1个8并1复用器组成的电路，该电路将8条HW输入线的串行信号变换成1条HW线的并行信号进入T接线器；T接线器的右端是由1个1分8的分路器和8个并/串变换电路组成的电路，该电路将T接线器输出端的1条HW线的并行信号变换成8条HW线的串行信号送至传输线。

第43页，课件共81页，创作于2023年2月图3-148条HW线与T接线器的连接图

第44页，课件共81页，创作于2023年2月图3-15串/并变换与复用波形图

第45页，课件共81页，创作于2023年2月每路信号依次进入话音存储器的顺序如下：HW0TS0，HW1TS0，…，HW7TS0；HW0TS1，HW1TS1，…，HW7TS1；

HW0TS2，HW1TS2，…，HW7TS2；

HW0TS31，HW1TS31，…，HW7TS31。

第46页，课件共81页，创作于2023年2月对于N条HW线来说，它们经串/并变换及多路复用后，依次写入话音存储器的顺序为HW0TS0，HW1TS0，…，HWN -lTS0；HW0TS1，HW1TS1，…，HWN -1TS1；

HW0TS2，HW1TS2，…，HWN -1TS2；

HW0TS31，HW1TS31，…，HWN -lTS31。

第47页，课件共81页，创作于2023年2月由此得到HWi，TSj位于话音存储器的单元号为K = N × j + i(单元)(3.8)式中：K ——单元号(或经串/并变换及多路复用后的TS编号)；N

——HW线总数；j ——复用前的时隙编号；i ——复用前的HW线编号。

第48页，课件共81页，创作于2023年2月

【例3.1】有N路一次群信号经串/并变换及多路复用后进入话音存储器，问：①话音存储器的读/写速率为多少？②话音存储器的容量为多少？③控制存储器的容量为多少？④若有四条HW线，每条HW线均为PCM一次群，则复用前的HW2TS10在复用后变为TSX，X为多少？解：①话音存储器的读/写速率为N×256kb/s。②话音存储器的容量为N×32×8位。③控制存储器的容量为N×32×(lbN+5)位(其中N为2的整次幂)。④

X为N×j+i=4×10+2=42。

第49页，课件共81页，创作于2023年2月

5.串/并变换与复用/分路的逻辑电路我们仍以8条HW线为例来讲述串/并变换与复用/分路的逻辑电路。

1)串/并变换与复用图3-16是将串行码变换成并行码并完成复用的数字电路。图3-16中包含了8套移位寄存器、8套锁存器和8套8选1电子选择器。

第50页，课件共81页，创作于2023年2月图3-16串/并变换与复用的数字电路实现原理

第51页，课件共81页，创作于2023年2月

(1)移位寄存器。移位寄存器采用8位串行输入并行输出的工作方式，它在位脉冲的控制下，将每个时隙中的8位串行码依次移入寄存器。

(2)锁存器。因为移位寄存器输出端D0～D78位码不是同时出现的，而是在位脉冲(TD0～TD7)控制下一位一位出现的，所以要加一个锁存器，它将移位寄存器中的数据移入并锁存，使8位码从锁存器输出的同时并行输出。

8位并行码送入锁存器的时机为在8位码中最后一位码的控制脉冲TD7到来时及CP的后半周期。

第52页，课件共81页，创作于2023年2月

(3) 8选1电子选择器。8选1电子选择器的功能是把每条HW的8位并行码按一定次序进行排列、合并后输出送至话音存储器。

第53页，课件共81页，创作于2023年2月

2)并/串变换与分路图3-17是将并行码变换成串行码并完成分路的数字电路，图中包含了8套锁存器和8套移位寄存器。

第54页，课件共81页，创作于2023年2月图3-17并/串变换与分路的数字电路实现原理

第55页，课件共81页，创作于2023年2月

(1)锁存器。8套锁存器分别在位脉冲TD0～TD7控制下，接收来自8条HW线的D0～D78位并行码，如：

TD0∧CP= 1时，将HW0的D0～D7写入锁存器0；

TD1∧ CP= 1时，将HW1的D0～D7写入锁存器1；

TD7∧ CP= 1时，将HW7的D0～D7写入锁存器7。

第56页，课件共81页，创作于2023年2月

(2)移位寄存器。在下一个时隙的位脉冲TD0到来即TD0∧CP = 1时，8个移位寄存器的置位端S都为“1”，表示可将8个锁存器中的D0～D78位并行码同时置入8个移位寄存器中。当TD0≠1时，置位端S为“0”，使移位寄存器不置位，只移位。8个移位寄存器便同时在位脉冲的控制下将8位码按串行顺序一位一位送出，直到下一时隙的TD0 = 1再出现时，移位寄存器再置位一次，即将下一个8位并行码置入移位寄存器中。如此循环下去，就完成了P/S变换。通过上述对时间(T)接线器的研究，我们已经知道话音存储器的读/写速率与输入信道数成正比，这使得T接线器容量的增大受到了存储器读/写速度的限制。当输入T接线器的路数超过单个T接线器所能接受的限度时，必须使用多个T接线器组成的交换网络。

第57页，课件共81页，创作于2023年2月3.2.2数字交换网络的空间(S)接线器早期机电制交换机的空分接线器是一个由大量交叉接点构成的空分矩阵，如图3-18所示。

第58页，课件共81页，创作于2023年2月图3-18机电制交换机的接线器示意图

第59页，课件共81页，创作于2023年2月

1.空间(S)接线器的结构数字交换网络的空间(S)接线器由交叉接点和控制存储器两部分组成，如图3-19所示。图3-19所示为一个输入/输出端各有8条HW线的S接线器，其中8 × 8开关矩阵由高速电子开关组成，开关的闭合受8个控制存储器(CM)的控制。

第60页，课件共81页，创作于2023年2月图3-19空间(S)接线器的结构

第61页，课件共81页，创作于2023年2月

2.S接线器的工作方式

S接线器的工作方式也分输出控制方式和输入控制方式。每一个控制存储器(CM)控制同号输出端的所有交叉接点，叫做输出控制；每一个控制存储器(CM)控制同号输入端的所有交叉接点，叫做输入控制。表3.1给出了两种控制方式的比较。

第62页，课件共81页，创作于2023年2月表3.1S接线器的工作方式第63页，课件共81页，创作于2023年2月图3-20S接线器的工作方式(a)输出控制方式；(b)输入控制方式

第64页，课件共81页，创作于2023年2月其交换过程分两步进行：第一步，CPU根据路由选择结果，在CM的相应单元内写入输入(出)线序号；第二步，在CP控制下，按时隙顺序读出CM相应单元的内容，控制输入线与输出线间的交叉接点的闭合。

第65页，课件共81页，创作于2023年2月【例3.2】某S接线器的HW线时隙复用度为512，交叉矩阵为32×32，问：①有多少个交叉接点信道？②需要多少个控制存储器？③每个控制存储器有多少个单元？④每单元内的字长是几位？

解：①

有1024个交叉接点信道；②

需要32个控制存储器；③

每个控制存储器有512个单元；④

每单元内的字长是5位。

第66页，课件共81页，创作于2023年2月针对S接线器的讨论有以下几点说明：

(1)S接线器按空间开关时分方式工作，矩阵中的交叉接点状态每时隙更换一次，每次接通的时间是一个TS，即3.9us。从这个意义上理解，S接线器虽是一种空分接线器，却具有“时分”的含义。

(2)S接线器在每一时隙不允许矩阵中一行或一列同时有两个以上的交叉接点闭合，否则会造成串话。

(3)矩阵中的每8条并行输入线在任何时刻必须选相同的输出线，因此可由同一个存储单元控制。

第67页，课件共81页，创作于2023年2月(4)对于一个HW线为一次群的N×N空间接线器，其控制存储器的容量应为

32 × N × log2N(bit)(其中，N为2的整次幂)例如，某S接线器采用8 × 8矩阵，每条输入HW线为二次群复用，则S接线器控制存储器的容量应为128 × 8 × log28 = 3072bit。

(3.9)第68页，课件共81页，创作于2023年2月

3.S接线器的数字电路实现原理

1)交叉接点矩阵的逻辑控制电路

S接线器的交叉接点矩阵由若干电子选择器芯片组成，如图3-21所示即为一个8 × 8电子交叉接点矩阵，它由8片8选1电子选择器芯片构成。

第69页，课件共81页，创作于2023年2月图3-21S接线器的交叉接点矩阵

第70页，课件共81页，创作于2023年2月

2)控制存储器(CM)的数字电路实现原理

S接线器控制存储器的数字电路由RAM、锁存器、比较器和与非门组成，如图3-22所示。

第71页，课件共81页，创作于2023年2月图3-22空间接线器的控制存储器数字电路

第72页，课件共81页，创作于2023年2月3.3多级交换网络

3.3.1T-S-T交换网络1.T-S-T交换网络的结构图3-23所示为一个4条PCM一次群连接的T-S-T交换网络。

第73页，课件共81页，创作于202