微电子教学课件资料

总复习第一章概论什么是微电子学？有什么意义？晶体管发明：1947，贝尔，肖克莱等摩尔定律集成电路分类1.数字、模拟、模数混合(按电路功能分）2.MOS,双极，BiMOS（按器件结构类型分）3.SSI,MSI,LSI,VLSI（按规模分）4.单片，混合（按结构形式分）集成电路按器件结构可分为什么类型，各有什么特点？回答以下概念（1）能带结构：导带、价带、禁带，多数载流子、少数载流子，（2）本征、n型、p型半导体（费米能级位置）（3）施主杂质、受主杂质、施主能级、受主能级（4）费米能级（6）迁移率、晶格散射、杂质散射什么叫迁移率，迁移率与温度以及掺杂浓度有什么变化关系，并说明原因？总复习第2章半导体物理

价带：被电子填充的能量最高的能带导带：未被电子填充的能量最低的能带禁带：导带底与价带顶之间能带带隙：导带底与价带顶之间的能量差半导体的能带结构导带价带Eg金属导体Eg=0绝缘体Eg很大10eV以上半导体Eg适中在0.1-5eV典型半导体禁带宽度

Si1.1Ge0.67GaAs1.43施主能级受主能级杂质能级：杂质可以使电子在其周围运动形成量子态载流子的输运漂移电流迁移率电阻率单位电场作用下载流子获得平均速度反映了载流子在电场作用下输运能力

载流子的漂移运动：载流子在电场作用下的运动引入迁移率的概念影响迁移率的因素影响迁移率的因素：有效质量平均弛豫时间（散射〕体现在：温度和掺杂浓度半导体中载流子的散射机制：晶格散射（热运动引起）电离杂质散射散射机理晶格散射杂质散射++迁移率与掺杂浓度的关系迁移率与温度的关系总复习第2章

pn结部分（1）什么叫pn结，如何形成的

扩散，自建电场，漂移，势垒（2）pn结电流电压关系

正向反向（3）什么叫耗尽层

形成过程（4）pn结的击穿

隧道，雪崩（5）pn结的制作

扩散，离子注入

平衡pn结：无偏压下的pn结扩散的结果形成自建电场。空间电荷区也称作“耗尽区”

“势垒区”

空间电荷区为高阻区，因为缺少载流子平衡：扩散流＝漂移流，

n,p区域的费米能级一致能带的弯曲，形成势垒雪崩击穿由倍增效应引起的击穿。当PN结外加的反向电压增加到一定数值时，空间电荷数目较多，自建电场很强，使流过PN结的少子漂移速度加快，可获得足够大的动能，它们与PN结中的中性原子碰撞时，能把价电子从共价建中碰撞出来，产生新的电子空穴对。雪崩击穿通常发生在掺杂浓度较低的PN结中。P型n型强电场破坏共价健引起的。齐纳击穿通常发生在掺杂浓度较高的PN结中。齐纳击穿

PN结的伏安特性

定量描绘PN结两端电压和流过结的电流的关系的曲线——PN结的伏安特性。根据理论分析，PN结的伏安特性方程为外加电压流过PN结的电流电子电荷量q=1.6×10-19C反向饱和电流绝对温度(K)玻耳兹曼常数k=1.38×10-23J/K自然对数的底总复习第2章：双极型晶体管（1）双极型晶体管结构，特点（两种载流子工作）（2）晶体管的电流传输过程发射结发射，基区扩散，收集区耗尽层漂移（3）电流增益：α，β

定义，如何增大（浓度，基区宽度，扩散系数）（4）直流特性曲线：饱和区，线性区，截止区三极管在结构上的两个特点：

(1)掺杂浓度：发射区>>集电区>>基区；

(2)基区必须很薄。内部条件:(1)掺杂浓度：发射区>>集

电区>>基区；

(2)基区必须很薄。外部条件:发射结正偏，集电结反偏。电路接法：共射接法。RbVBBVCCRciBiCbecNPNuBEuCEiEuBC+++－－－

晶体管内部载流子的运动发射区向基区注入电子的过程电子在基区中的扩散过程电子被集电极收集的过程

iBiCiEVCCVBBRbNPN(a)载流子运动情况iB’iEiCnICBOiEiBRbVBBVCCiC(b)各极电流分配情况晶体管中的电流iEniEpiB’iCnICBO⑵共射输出特性iB为固定值时，iC和uCE之间的关系曲线称为共射输出特性，即(a)3AX1的输出特性iC(mA)-uCE(V)iB=00.02mA0.04mA0.06mA0.08mA0.10mA0.12mA0.14mA0.16mA0.18mA放大区截止区饱和区2046820℃2681012晶体管的输出特性iC(mA)uCE(V)iB=00.2mA20℃0.4mA0.6mA0.8mA1.0mA放大区饱和区100203040(b)3DG4的输出特性510152025303550总复习第2章：MOS晶体管（1）MOS型晶体管结构（2）电流方程（3）直流特性曲线饱和区、线性区、截止区（5）增强型、耗尽型（6）双极型晶体管与MOS型的比较试说明绝缘柵型（结型）场效应管的工作原理？绝缘栅场效应管uGS铝SiO2P衬底型硅耗尽区受主离子（a）uGS<UTgbuGS自由电子耗尽区反型层（b）uGS≥UTgb绝缘栅型场效应管是利用电场效应来改变导电通道的宽窄，从而控制漏-源极间电流的大小栅源电压uGS对漏极电流iD的控制作用当uGS=0时，漏源之间相当两个背靠背的二极管，uDS任意iD=0当uGS>0时，形成空间电荷区。当uGS>UT，形成导电沟道。UT—开启电压。uGS越大，则导电沟道越宽，沟道电阻越小，iD越大

。工作原理当uGS>UT

时，uDS>0iD有电流。当uDS较小时，uGD=uGS-uDS>UT，沟道各处宽度基本不变电阻不变iD与uDS线性关系。当uGS<UT

时，即使uDS>0iD=0漏源电压uDS对漏极电流iD的影响工作原理uDS↑uGD↓d处变窄，s处不变电阻↑iD与uDS非线性关系。当uGD=UT时d处沟道消失预夹断。uDS↑↑uGD<UT夹断区向s处扩展△uDS几乎全部降到夹断区iD基本不变。工作原理

N沟道增强型MOS管的特性曲线iD=f(uDS)uGS=常数

输出特性uDS(V)iD(mA)0481224135633.544.5uGS=5VN沟道增强型MOS管的特性曲线2.5ⅠⅡ截止区：输出特性可变电阻区：特点：若uGS不变，iD~uDS

线性关系（电阻值不变）；若uGS不同，斜率也不同（电阻不同）。所以，可变电阻区是受uGS控制的压控电阻。uDS(V)iD(mA)0481224135633.544.5uGS=5VN沟道增强型MOS管的特性曲线2.5ⅠⅡ输出特性饱和区（恒流区）：特点：出现了夹断。uGS不变，若uDS

增加，iD几乎不变（恒流）；uDS

不变，若uGS变化，iD也变化（uGS控制iD

）。定义一参数——跨导gmuDS(V)iD(mA)0481224135633.544.5uGS=5VN沟道增强型MOS管的特性曲线2.5ⅠⅡ栅源电压对沟道的控制作用在栅源间加负电压uGS

，令uDS=0

①当uGS=0时，为平衡PN结，导电沟道最宽。②当│uGS│↑时，PN结反偏，形成耗尽层，导电沟道变窄，沟道电阻增大。③当│uGS│增加到一定值Up时，沟道会完全合拢。结型场效应管漏源电压对沟道的控制作用在漏源间加电压uDS①当uDS=0时，iD=0。②uDS↑→iD↑

→靠近漏极处的耗尽层加宽，呈楔形分布。③当uDS↑，uGD=uGS-

uDS=UP时，在靠漏极处夹断——预夹断。

④uDS再↑，预夹断点下移。预夹断前，uDS↑→iD↑。预夹断后，uDS↑→iD几乎不变。结型场效应管结型场效应管的特性曲线uDS(V)iD(mA)048125-4-3-2-1uGS=0V输出特性曲线-516-uGS（V）1234转移特性曲线8IDSS4627813462781350567iD(mA)总复习第3章：IC原理CMOS倒向器，与非门，或非门的构造。CMOS集成电路的优点：Vi相对VoVdd掩模版图TTL反相器电路结构及工作原理1）TTL反相器的电路结构由三部分组成：输入级：由T1、D1和电阻R1组成。中间级：由T2、R2、R3组成。T2的集电极和发射极为T4、T5提供了两个相位相反的信号，所以这级又称倒相级。输出级：由T4、T5、R4、D2组成。T5为反相器，T4是T5的有源负载，完成逻辑上的“非”。输入级中间级输出级由中间级提供的两个相位相反的信号，使T4、T5总是一管导通而另一管截止的工作状态。输出电路的形式称为“推拉式输出”电路，或称“图腾输出”。+-

2）工作原理

Vcc=5V、VIH=3.4V、VIL=0.2V、VON=0.7V(1)当vi=VIL输入低电平(0.2V)时，T1的发射结导通，T1基极电压VB1被钳位在

VB1=Vi+VBE1=0.2+0.7=0.9V

VB1不能使T1集电结、T2、T5导通，T1集电结，T2、T5截止。由于T2的b-c结反向电阻大，

T1工作在深度饱和状态。VCE1≈0，VC2=高电平，

VE2=低电平，VB1VC2VE2T4导通、T5截止，输出高电平VOH0.2V0.9V10VOH

(2)当vi=VIH输入高电平(3.4V)或悬空时，

VB1=VIH+VON=4.1V，因为T1的集电结、T2、T5导通的电压是2.1V，T1的VB1被钳位在2.1V上，

T1的发射结反偏。电源VCC通过R1，T1的集电结向T2、T5提供基流，使T2导通饱和，

VC2↓、VE2↑，T4截止、T5导通，输出Y为低电平VOL。

4.1V3.4V2.1V0.2V

VC2VE2（a）图是三输入端TTL与非门电路形式。T1的发射结正向偏置而导通，T2截止。结果将导致输出为高电平。只有当全部输入端为高电平时，T1将转入倒置放大状态，T2和T3均饱和，输出为低电平。(b)为三输入端TTL与非门的代表符号。或非门电路

双极型集成电路版图设计步骤（1）划分隔离区

（2）元器件的版图设计

（3）元器件的布局

（4）布线

设计举例举例说明一个五管单元与非门电路的设计。（1）决定隔离区数目

如图中虚线所示。设计举例（2）确定端头的排列及引出端数

对所有的电路来说，输入、输出、电源、接地这些引出端是必须的。对于该电路来说，这4部分的引出端数目共有8个（输入端有5个）。另外，它还有2个扩展端，它们分别从Q2的发射极和集电极引出，要尽量排在一起。（3）确定元件尺寸

由电路分析知，此电路中Q2和Q5饱和（且Q5为输出管），要通过较大的电流，所以可采用马蹄形结构。Q4的瞬态电流很大，所以发射极有效长度也要大些。Q3管不通过大电流，采用单基极条结构就可以了。

设计举例（4）画布局布线草图

画出此草图的目的是：①大致安排一下各元件的位置。②画出内连线的连接图形，使满足设计原则中对A1线的要求（如连通、无交叉等）。

电路布局草图设计举例（5）绘制IC版图总图

根据布局布线草图，利用计算机辅助设计可以把IC的总图画出来。布线版图

CMOS基本门电路及版图实现

CMOS反相器（1）CMOS反相器的具体电路如图所示。这是一种典型的CMOS电路结构，它由一个NMOS晶体管和PMOS晶体管配对构成，两个器件的漏极相连作为输出，栅极相连作为输入。NMOS晶体管的衬底与它的源极相连并接地，PMOS晶体管的衬底与它的源极相连并接电源。

CMOS反相器（2）CMOS物理结构的剖视图如图所示。其中n沟道晶体管是在p阱区中制作的；而P沟道晶体管是在n型衬底上制作的。两个晶体管的栅极联在一起形成输入端。

CMOS基本门电路及版图实现CMOS反相器的设计

CMOS反相器的版图实现下图包括：（a）垂直走向MOS管结构（b）水平走向MOS管结构（c）金属线从管子中间穿过的水平走向MOS管结构（d）金属线从管子上下穿过的水平走向MOS管结构（e）有多晶硅线穿过的垂直走向MOS管结构各种形式的反向器版图各种形式的反向器版图Vi相对VoVdd掩模版图2.5.2MIS|2.5.2MIS总复习第4章：工艺

氧化：光刻：扩散：离子注入：什么叫光刻？光刻工艺步骤及各步骤作用？试叙述离子注入的作用及优点？离子注入离子注入：将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定纯度高掺杂的均匀性好温度低：小于600℃可以精确控制结深、剂量可以注入各种各样的元素横向扩展比扩散要小得多。可以对化合物半导体进行掺杂总复习第5章：设计（1）集成电路设计（2）5层次（系统，算法，RTL，逻辑，电路级）3个域（物理、行为、结构）,设计信息描述（3）设计流程：自顶向下。系统逻辑版图（4）版图设计：自下向顶。单元库，经验，EDA（5）设计规则：相对标准（λ），绝对（微米）

(6)主要的ASIC设计方法：标准单元、门阵列、积木块、可编程逻辑器件什么叫集成电路设计？有什么特点？什么叫分层分级设计？从行为域可分哪几层？试述门阵列和标准单元设计方法的概念和它们之间的异同点？什么是集成电路设计？根据电路功能和性能的要求，在正确选择电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。设计特点(与分立电路相比)

对设计正确性提出更为严格的要求测试问题版图设计，布局布线分层分级设计(阶层的设计)和模块化设计什么是分层分级设计？

将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统一般来说，级别越高，抽象程度越高；级别越低，细节越具体。行为域结构域系统的分层分级物理域芯片模块宏单元标准单元掩模单元晶体管门寄存器处理器处理器电路逻辑寄存器算法级系统级系统描述布尔方程微分方程算法描述RTL描述VHDL描述语言功能设计a=b'逻辑设计

电路设计

版图设计R1R2VccVinVoutGND设计信息描述

LIBRARYIEEE;--非门逻辑描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYNOISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYNO；ARCHITECTUREoneOFNOISBEGINc<=aORb;

ENDARCHITECTUREone;版图地VoutVinR1VccR2设计信息描述PLA基本结构“与”矩阵“或”矩阵X1X2XnP1PmO1O2O3Op将“与”矩阵或“或”矩阵的格点上是否有晶体管作为选择，编程出任意逻辑。采用不规则的晶体管位置实现一定的逻辑，但晶体管可能的位置是规则的5.4.5

可编程逻辑器件设计方法（PLD方法）图6―8基本PLA结构举例：尽量采用“或非”门时钟2O2O1时钟1abVDDVDDPMOS管

NMOS管5.4.5

可编程逻辑器件设计方法（PLD方法）时钟2O2O1时钟1abVDDVDDPMOS管可编程阵列逻辑(PAL)

和通用阵列逻辑(GAL)PAL：固定或矩阵（八个输入端即可满足逻辑组合要求），可编与矩阵（输入项可增多）结构简化、工艺简单现场编程不同输出结构选用不同的PAL器件5.4.5

可编程逻辑器件设计方法（PLD方法）图6―9基本PAL结构

异步时序电路设计...

ARCHITECTUREbhvOFMULTI_DFFISSIGNALQ1,Q2:STD_LOGIC;BEGINPRO1:PROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=NOT(Q2ORA);ENDIF;ENDPROCESS;PRO2:PROCESS(Q1)BEGINIFQ1'EVENTANDQ1='1'THENQ2<=D;ENDIF;QQ<=Q2;ENDPROCESS;图3-9例3-19综合的电路1位二进制全加器的VHDL设计图3-10半加器h_adder电路图图3-11全加器f_adder电路图

半加器描述和CASE语句【例】

LIBRARYIEEE;--或门逻辑描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a；ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREfu1;【例】LIBRARYIEEE;--半加器描述(1)USEIEEE.STD_LOGIC_1164.ALL;ENTITYadderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYadder;ARCHITECTUREfh1OFadderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;【例】LIBRARYIEEE;--半加器描述(2)USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;PROCESS(abc)BEGINCASEabcISWHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;【例】...--半加器描述(3)

SIGNALabc,cso:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;co<=cso(1);so<=cso(0);PROCESS(abc)BEGINCASEabcISWHEN"00"=>cso<="00";WHEN"01"=>cso<="01";WHEN"10"=>cso<="01";WHEN"11"=>cso<="10";ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;【例】

LIBRARYIEEE;--1位二进制全加器顶层设计描述

USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain，bin，cin:INSTD_LOGIC;cout，sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(a，b:INSTD_LOGIC;co，so:OUTSTD_LOGIC);ENDCOMPONENT；COMPONENTor2aPORT(a，b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT；SIGNALd，e，f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=>ain，b=>bin，co=>d，so=>e);u2:h_adderPORTMAP(a=>e，b=>cin，co=>f，so=>sum);u3:or2aPORTMAP(a=>d，b=>f，c=>cout);ENDARCHITECTUREfd1;习题

图所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。

双2选1多路选择器

Libraryieee;useieee.std_logic_1164.all;entityMUXKisport(a1,a2,a3,so,s1:instd_logic;outy:outstd_logic);endMUXK;architecturebehavioral1ofMUXKissignaltemp:std_logic;beginprocess(a2,a3,so)begin